特許
J-GLOBAL ID：200903023891550672
半導体記憶装置の読み出し回路、そのリファレンス回路および半導体記憶装置
発明者：
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出願人/特許権者：
代理人 (3件)：
山本 秀策
, 安村 高明
, 大塩 竹志
公報種別：公開公報
出願番号（国際出願番号）：特願2002-221311
公開番号（公開出願番号）：特開2004-063018
出願日： 2002年07月30日
公開日（公表日）： 2004年02月26日
要約：
【課題】多値型の半導体記憶装置において読み出し動作マージンを大きくすると共に、読み出し動作の高速化を図る。【解決手段】選択メモリセル9に流れるセル電流をセル電流分割手段1で複数に分割し、センス線50〜5nとビット線8とを電気的に接続する。各分割セル電流に接続されるセンス線50〜5nの電位と、リファレンス回路110から供給されるリファレンス電圧60〜6nとの電位差をセンスアンプ40〜4nで増幅出力することにより、複数の動作点で並列にセンス動作を行うことができる。また、リファレンス電圧60〜6nによって、分割セル電流を各センス線50〜5nに供給する電流負荷回路30〜3nの電流供給能力を異ならせて、それぞれの動作点に対応した電流供給能力とすることによって、動作マージンを大きくすることができる。【選択図】 図1
請求項（抜粋）：
メモリセルアレイに含まれる複数のメモリセルのうち、選択されたメモリセルにビット線を介してセル電流を供給し、該メモリセルに流れるセル電流を電流-電圧変換して得られる電圧とリファレンス電圧とを比較することによって、該メモリセルに記憶されたデータを読み出す半導体記憶装置の読み出し回路において、
選択されたメモリセルに流れるセル電流を複数に分割した分割セル電流のそれぞれをビット線に供給する複数のセンス線を有し、該ビット線と複数のセンス線とを電気的に接続または分離するセル電流分割手段と、
一つのセンス線に接続され、分割セル電流を当該センス線に供給する電流負荷回路および、当該センス線の電圧と第1のリファレンス電圧群に含まれる第1のリファレンス電圧との電位差を増幅出力するセンスアンプをそれぞれ含む複数の分割センス回路と、
該複数の分割センス回路のそれぞれに対応した第1のリファレンス電圧群を出力する第1のリファレンス回路とを具備し、
該分割センス回路毎に含まれる各電流負荷回路のうち少なくとも一つが、他の電流負荷回路と異なる電流供給能力を有する半導体記憶装置の読み出し回路。
IPC (3件)：
G11C16/06
, G11C16/02
, G11C16/04
G11C17/00 634E
, G11C17/00 641
, G11C17/00 624
5B025AA01
, 5B025AD06
, 5B025AD07
, 5B025AE05
, 5B025AE08
