選択的成長を利用したCMOSゲート及びその製造方法

発明者： , , , , ,
出願人/特許権者：
代理人 (1件)：志賀正武 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2003-114657
公開番号（公開出願番号）：特開2003-347425
出願日： 2003年04月18日
公開日（公表日）： 2003年12月05日
要約：

【要約】【課題】選択的成長を利用したCMOSゲート及びその製造方法を提供する。【解決手段】 PMOS領域ではポリシリコンゲルマニウム材質のゲートパターンを形成し、NMOS領域ではポリシリコン系列の第2ゲート電極を下部膜質から選択的に成長させて形成する。これにより、ポリシリコンゲルマニウムでPMOS領域のゲートパターンを形成してもNMOS領域にあるゲートパターンの特性が低下することを抑制できて全体的なCMOSトランジスタの特性を改善できる。

請求項（抜粋）：

素子分離膜によりNMOS領域及びPMOS領域が限定された半導体基板上にゲート酸化膜、第1ポリシリコン膜及びポリシリコンゲルマニウム膜を順次に形成する第1段階と、前記半導体基板のPMOS領域上にハードマスク層を形成する第2段階と、前記ハードマスク層を利用して前記NMOS領域のポリシリコンゲルマニウム膜を選択的に除去してNMOS領域の第1ポリシリコン膜を露出させる第3段階と、前記NMOS領域の露出された第1ポリシリコン膜を選択的に成長させてNMOS領域上にのみ第2ポリシリコン膜を形成する第4段階と、前記ハードマスク層をイオン注入マスクとしてNMOS領域にのみN型不純物をイオン注入する第5段階と、前記ハードマスク層を除去する第6段階と、前記半導体基板にゲートスタック形成のためのパターニングを行ってPMOS領域では第1ゲートスタックを、NMOS領域では第2ゲートスタックを形成する第7段階とを具備することを特徴とする選択的成長を利用したCMOSゲートの製造方法。

IPC (5件)：

H01L 21/8238 , H01L 21/28 301 , H01L 27/092 , H01L 29/423 , H01L 29/49

FI (3件)：

H01L 21/28 301 D , H01L 27/08 321 D , H01L 29/58 G

Fターム (28件)：

4M104AA01 , 4M104BB01 , 4M104BB38 , 4M104BB39 , 4M104CC05 , 4M104DD43 , 4M104DD64 , 4M104DD65 , 4M104DD71 , 4M104DD78 , 4M104FF14 , 4M104GG09 , 4M104GG10 , 4M104GG14 , 5F048AA01 , 5F048AC03 , 5F048BA01 , 5F048BB04 , 5F048BB06 , 5F048BB08 , 5F048BB10 , 5F048BB13 , 5F048BB15 , 5F048BB18 , 5F048BC06 , 5F048BE03 , 5F048BG13 , 5F048DA27

引用特許：

審査官引用 (4件)

MOSトランジスタのゲルマニウムがドーピングされたポリシリコンゲートの形成方法及びこれを利用したCMOSトランジスタの形成方法
公報種別：公開公報出願番号：特願2001-363395 出願人：三星電子株式会社
半導体装置およびその製造方法
公報種別：公開公報出願番号：特願2001-277603 出願人：日本電気株式会社
半導体集積回路装置及びその製造方法
公報種別：公開公報出願番号：特願2000-331089 出願人：株式会社日立製作所

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