メモリ装置の入力回路及び出力回路

発明者：
出願人/特許権者：
代理人 (1件)：若林忠
公報種別：公開公報
出願番号（国際出願番号）：特願平9-151279
公開番号（公開出願番号）：特開平10-340222
出願日： 1997年06月09日
公開日（公表日）： 1998年12月22日
要約：

【要約】【課題】メモリコントローラと複数のメモリチップから構成されるメモリシステムなどにおいて、メモリチップ内に内蔵され、スキューを防止することができる出力回路及び入力回路を提供する。【解決手段】バスに対してデータを出力する出力回路において、出力データを保持するデータラッチ105,106のクロック入力端子に対しディレイ素子108〜110及びセレクタ111〜113からなるディレイ回路を接続し、基準となる外部クロックCLKに対してこのディレイ回路により所望の遅延を与えてから、このクロックをデータラッチ105,106のクロック入力端子に供給する。

請求項（抜粋）：

バスに接続され外部から入力する一定の周期のクロックに応じて動作するメモリ装置において使用される入力回路において、バスの信号線に直接あるいは何らかの回路を介してデータ入力端子が接続し、前記信号線上の信号をラッチするフリップフロップと、制御信号に応じて異なる遅延量を与えるディレイ回路と、を有し、前記クロックを前記ディレイ回路に入力し、前記ディレイ回路の出力を前記フリップフロップのクロック入力に接続したことを特徴とする、メモリ装置の入力回路。

引用特許：

審査官引用 (3件)

半導体集積回路装置
公報種別：公開公報出願番号：特願平5-161869 出願人：三菱電機株式会社
半導体記憶装置
公報種別：公開公報出願番号：特願平6-260449 出願人：沖電気工業株式会社
バスフアイト防止回路
公報種別：公開公報出願番号：特願平3-282113 出願人：日本電気株式会社

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