記憶装置、記憶装置の内部制御方法、システム、及びシステムにおける記憶手段の制御方法

発明者：
出願人/特許権者： ,
代理人 (1件)：恩田博宣 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-345266
公開番号（公開出願番号）：特開2003-151273
出願日： 2001年11月09日
公開日（公表日）： 2003年05月23日
要約：

【要約】【課題】パッケージを変更することなく効率的なアクセスと消費電流の低減を図ることのできる記憶装置、記憶装置の内部制御方法、システム、及びシステムにおける記憶手段の制御方法を提供すること。【解決手段】メモリデバイスは、モードレジスタから出力されるページ長指定信号に応じて、DRAMコアの論理アドレスマップ形状を変更する。そして、ページ長指定信号により、ページ長がフルページより短く設定される場合には、それにより増加したロウアドレスRowが、最初のリードコマンドRD1入力時にコラムアドレスColと同時に取り込まれる。このとき、増加するロウアドレスRowは、その時に使用されていない外部アドレス端子から取り込まれる。

請求項（抜粋）：

Mビットの第1アドレスとNビットの第2アドレスを同時に取り込むアドレス端子を備えるか、或いはMビットの第1アドレスとNビットの第2アドレスのいずれか多い数のアドレス端子を備え、前記第1アドレスと前記第2アドレスにてメモリセルがアレイ配列されたメモリセルアレイをアクセスする記憶装置において、前記メモリセルアレイの論理アドレスマップ形状を変更するアクセス形態情報に基づいて、前記アドレス端子から入力する外部アドレスの一部を第1アドレス又は第2アドレスに置き換えるアドレス制御手段を備えたことを特徴とする記憶装置。

IPC (5件)：

G11C 11/408 , G06F 12/00 597 , G06F 12/02 590 , G11C 11/401 , G11C 11/407

FI (5件)：

G06F 12/00 597 C , G06F 12/02 590 A , G11C 11/34 354 B , G11C 11/34 362 S , G11C 11/34 362 C

Fターム (22件)：

5B060AB13 , 5B060AB19 , 5M024AA07 , 5M024BB07 , 5M024BB27 , 5M024BB34 , 5M024BB35 , 5M024BB36 , 5M024CC99 , 5M024DD62 , 5M024DD63 , 5M024DD80 , 5M024DD99 , 5M024JJ02 , 5M024JJ32 , 5M024JJ52 , 5M024JJ55 , 5M024PP01 , 5M024PP02 , 5M024PP03 , 5M024PP07 , 5M024PP10

引用特許：

出願人引用 (5件)

半導体装置及びその設計方法
公報種別：公開公報出願番号：特願平10-200046 出願人：株式会社日立製作所
半導体メモリ
公報種別：公開公報出願番号：特願平3-182835 出願人：日本電気株式会社
特開昭63-201988

全件表示

審査官引用 (5件)

半導体装置及びその設計方法
公報種別：公開公報出願番号：特願平10-200046 出願人：株式会社日立製作所
特開昭63-201988
半導体メモリ
公報種別：公開公報出願番号：特願平3-182835 出願人：日本電気株式会社

全件表示

前のページに戻る