特許
J-GLOBAL ID：200903026324896320
使い捨てスペーサを隆起ソース/ドレイン処理に取り入れた半導体デバイスの製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
桑垣 衛
公報種別：公表公報
出願番号（国際出願番号）：特願2007-511381
公開番号（公開出願番号）：特表2007-536734
出願日： 2005年04月13日
公開日（公表日）： 2007年12月13日
要約：
半導体形成プロセスでは、ゲート電極(10)を基板(108)の上に形成する。第1シリコン窒化膜スペーサ(122)をゲート電極の側壁に隣接するように形成し、そして次に、使い捨てシリコン窒化膜スペーサ(130)をオフセットスペーサに隣接するように形成する。次に、使い捨てスペーサ(130)の境界によって画定される隆起ソース/ドレイン構造(132)をエピタキシャル成長により形成する。次に、使い捨てスペーサ(130)を除去して、ゲート電極(110)の近位に位置する基板を露出させ、そしてハロイオン注入(140)及びエクステンションイオン注入(142)のようなシャロージャンクションイオン注入を、ゲート電極の近位に位置する露出基板に行なう。取り替えスペーサ(136)を、使い捨てスペーサ(130)が形成されていた領域とほぼ同じ領域に形成し、そしてソース/ドレインイオン注入(140)を行なって、ソース/ドレイン不純物分布を隆起ソース/ドレイン(132)に形成する。ゲート電極(110)は被覆窒化シリコンキャップ層(144)を含むことができ、そして第1シリコン窒化膜スペーサ(122)はキャップ層(144)とコンタクトしてポリシリコンゲート電極(110)を窒化シリコンで取り囲むことができる。
請求項（抜粋）：
ゲート電極を基板の上に形成する工程と、
第1シリコン窒化膜スペーサをゲート電極の側壁に隣接するように形成する工程と、
使い捨てシリコン窒化膜スペーサをオフセットスペーサに隣接するように形成する工程と、
隆起ソース/ドレイン構造を、基板の内、ゲート電極または使い捨てスペーサによって保護されない領域の上に形成する工程と、
オフセットスペーサを除去することなく、使い捨てスペーサを除去して、ゲート電極に近位に位置する基板を露出させる工程と、
不純物分布をゲート電極に近い露出基板にイオン注入により形成する工程と、
取り替えスペーサを、使い捨てスペーサが形成されていた領域とほぼ同じ領域に形成する工程と、
ソース/ドレインイオン注入を行なって、ソース/ドレイン不純物分布を隆起ソース/ドレインに形成する工程とを備える、半導体デバイスの製造方法。
IPC (5件)：
H01L 29/786
, H01L 21/336
, H01L 21/28
, H01L 29/423
, H01L 29/49
H01L29/78 616T
, H01L29/78 617A
, H01L29/78 617J
, H01L29/78 616A
, H01L21/28 301D
, H01L29/58 G
4M104AA01
, 4M104AA09
, 4M104BB01
, 4M104BB14
, 4M104BB17
, 4M104CC05
, 4M104DD02
, 4M104DD03
, 4M104DD78
, 4M104DD84
, 4M104EE03
, 4M104EE09
, 4M104EE14
, 4M104EE17
, 4M104FF14
, 4M104GG09
, 4M104GG14
, 4M104HH20
, 5F110AA26
, 5F110BB04
, 5F110CC02
, 5F110DD05
, 5F110DD13
, 5F110EE04
, 5F110EE05
, 5F110EE06
, 5F110EE09
, 5F110EE14
, 5F110EE32
, 5F110EE33
, 5F110EE41
, 5F110EE42
, 5F110FF01
, 5F110FF02
, 5F110FF23
, 5F110GG02
, 5F110GG12
, 5F110GG25
, 5F110GG32
, 5F110GG36
, 5F110GG52
, 5F110HJ01
, 5F110HJ13
, 5F110HJ23
, 5F110HK05
, 5F110HK32
, 5F110HK34
, 5F110HK40
, 5F110HM02
, 5F110HM14
, 5F110HM15
, 5F110QQ08
, 5F110QQ11
