特許
J-GLOBAL ID：200903027289798200

不揮発性半導体記憶装置及びその製造方法

発明者：
角田 弘昭

角田 弘昭 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 伊丹 勝
公報種別：公開公報
出願番号（国際出願番号）：特願平11-349389
公開番号（公開出願番号）：特開2001-168215
出願日： 1999年12月08日
公開日（公表日）： 2001年06月22日
要約：
【要約】【課題】 浮遊ゲート間の短絡を確実に防止できるようにした不揮発性半導体記憶装置を提供する。【解決手段】 シリコン基板11にストライブ状の素子形成領域12を区画する素子分離絶縁膜14が埋め込まれる。この基板11に第1のゲート絶縁膜15を介して浮遊ゲート16が形成され、更に第2のゲート絶縁膜17を介して制御ゲート18が形成される。制御ゲート18に自己整合的にソース、ドレイン拡散層19が形成される。ゲート部のパターニング工程では、浮遊ゲート6を構成する多結晶シリコン膜16aが素子形成領域12に残され、且つ素子分離絶縁膜14が露出した状態で一旦エッチングを止めて、素子分離絶縁膜14の表面に溝23を加工する。その後素子形成領域12に残る多結晶シリコン膜16aをエッチング除去する。
請求項（抜粋）：
半導体基板と、この半導体基板に形成された素子分離溝に埋め込まれて、ストライプ状の複数の素子形成領域を区画する素子分離絶縁膜と、前記各素子形成領域に第1のゲート絶縁膜を介して形成された、各素子形成領域毎に分離された浮遊ゲートと、この浮遊ゲート上に第2のゲート絶縁膜を介して形成された、複数の素子形成領域にまたがって連続する制御ゲートと、この制御ゲートに自己整合されて形成されたソース、ドレイン拡散層とを備え、前記素子分離絶縁膜の上面の前記制御ゲートが配設されない領域に溝が加工されていることを特徴とする不揮発性半導体記憶装置。
IPC (4件)：
H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115
FI (2件)：
H01L 29/78 371 ,  H01L 27/10 434
Fターム (39件)：
5F001AA25 ,  5F001AA30 ,  5F001AA31 ,  5F001AA43 ,  5F001AA63 ,  5F001AB08 ,  5F001AB09 ,  5F001AD41 ,  5F001AD53 ,  5F001AD60 ,  5F001AF25 ,  5F001AG07 ,  5F001AG30 ,  5F083EP04 ,  5F083EP23 ,  5F083EP27 ,  5F083EP32 ,  5F083EP55 ,  5F083EP76 ,  5F083ER21 ,  5F083GA27 ,  5F083JA04 ,  5F083NA01 ,  5F083PR21 ,  5F083PR33 ,  5F083PR40 ,  5F101BA07 ,  5F101BA12 ,  5F101BA13 ,  5F101BA28 ,  5F101BA36 ,  5F101BB05 ,  5F101BB17 ,  5F101BD22 ,  5F101BD34 ,  5F101BD35 ,  5F101BF09 ,  5F101BH16 ,  5F101BH19
引用特許：
審査官引用 (3件)

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