半導体メモリ装置

発明者： , ,
出願人/特許権者：
代理人 (1件)：芝野正雅
公報種別：公開公報
出願番号（国際出願番号）：特願平11-079730
公開番号（公開出願番号）：特開2000-276879
出願日： 1999年03月24日
公開日（公表日）： 2000年10月06日
要約：

【要約】【課題】記憶データのビット数を切り換えられるようにする。【解決手段】第1のマットM1、M2の間にロウデコーダC1を配置し、第2のマットM3、M4及び第2のマットM5、M6の間にデコーダR2、R3を配置する。各デコーダC1〜C3は第1の動作モードで、隣り合うマットの一方を選択して活性化し、第2の動作モードで、隣り合うマットの両方を活性化する。

請求項（抜粋）：

複数のメモリセルが行列配置されてブロックを成し、このブロックがカラム方向に複数配列されたマットを含む半導体メモリ装置であって、互いに並列に配置される2n列(nは2以上の整数)のマットと、上記2n列のマットの一端に隣接して配置され、上記マット内のメモリセル列を選択する複数のカラムデコーダと、上記2n列のマットの間隙に2列おきに配置され、上記マット内のメモリセル行を選択するn列のロウデコーダと、上記マットの一端に隣接して配置され、上記マット、上記カラムデコーダ及び上記ロウデコーダの回路動作を制御する周辺回路と、を備え、上記n列のロウデコーダが、両側に隣接するマットの何れか一方を選択して動作する第1の動作モードと、両側に隣接するマットの両方を選択して動作する第2の動作モードと、を切り換えることを特徴とする半導体メモリ装置。

IPC (7件)：

G11C 11/413 , G11C 11/41 , G11C 11/401 , G11C 16/02 , H01L 27/10 311 , H01L 27/10 371 , H01L 27/10 421

FI (8件)：

G11C 11/34 302 A , H01L 27/10 311 , H01L 27/10 371 , H01L 27/10 421 , G11C 11/34 345 , G11C 11/34 362 H , G11C 11/34 371 K , G11C 17/00 611 G

Fターム (24件)：

5B015HH01 , 5B015HH03 , 5B015JJ31 , 5B015KB44 , 5B015MM09 , 5B015PP01 , 5B015PP02 , 5B015QQ15 , 5B024AA07 , 5B024BA18 , 5B024BA21 , 5B024CA07 , 5B024CA16 , 5B024CA21 , 5B025AA00 , 5B025AD02 , 5B025AD04 , 5B025AD05 , 5F083AD00 , 5F083BS00 , 5F083CR00 , 5F083LA04 , 5F083LA05 , 5F083LA10

引用特許：

審査官引用 (7件)

半導体記憶装置
公報種別：公開公報出願番号：特願平4-261727 出願人：三菱電機株式会社
半導体集積回路装置
公報種別：公開公報出願番号：特願平8-261282 出願人：株式会社日立製作所
特開昭59-003785

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