特許
J-GLOBAL ID：200903027406830200
クロック発生回路及び半導体装置
発明者：
出願人/特許権者：
代理人 (1件)：
石田 敬 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-142441
公開番号（公開出願番号）：特開平10-336008
出願日： 1997年05月30日
公開日（公表日）： 1998年12月18日
要約：
【要約】【課題】 1つのクロックから微少量の調整単位でそれぞれ精密に調整したクロックを発生させる場合に、調整単位は同じで回路規模を低減する。【解決手段】 受信した受信クロックCLK に基づいて、複数の対象毎に最適な位相に調整された複数のクロックFCLKを発生するクロック発生回路であって、受信クロックの遅延量を段階的に調整して粗調整クロックRCLKを出力する第1DLL回路21,41 と、複数の対象毎に設けられ、粗調整クロックの遅延量を段階的に調整して複数のクロックFCLKを出力する複数の第2DLL回路22-0, ...,22-n,42とを備え、第1DLL回路は、クロックが最適な位相に対して所定の位相差内、進んでいるか遅れているかを判定して位相調整量を変化させ、各第2DLL回路は、複数のクロックがそれぞれ最適な位相に対して進んでいるか遅れているかを判定して位相調整量を変化させる。
請求項（抜粋）：
受信した受信クロックに基づいて、複数の対象毎に最適な位相に調整された複数のクロックを発生するクロック発生回路であって、前記受信クロックを遅延させる遅延量を段階的に調整することにより、前記受信クロックの位相を調整して粗調整クロックを出力する第1DLL回路と、前記複数の対象毎に設けられ、前記粗調整クロックを遅延させる遅延量を段階的に調整することにより前記粗調整クロックの位相を調整して前記複数のクロックを出力する複数の第2DLL回路とを備え、前記第1DLL回路は、前記複数のクロックの内の少なくとも1つのクロックが最適な位相に対して所定の位相差範囲内であるか、該所定の位相差範囲内でない時には進んでいるか遅れているかを判定し、その判定結果に基づいて位相調整量を変化させ、各第2DLL回路は、前記複数のクロックがそれぞれ最適な位相に対して進んでいるか遅れているかを判定し、その判定結果に基づいて位相調整量を変化させることを特徴とするクロック発生回路。
IPC (7件)：
H03K 19/0175
, G06F 1/10
, G06F 1/12
, G06F 13/42 350
, G11C 11/407
, H03K 5/13
, H03K 5/15
H03K 19/00 101 N
, G06F 13/42 350 A
, H03K 5/13
, G06F 1/04 330 A
, G06F 1/04 340 A
, G11C 11/34 354 C
, G11C 11/34 362 S
, H03K 5/15 G
