半導体メモリ装置

発明者： , ,
出願人/特許権者：
代理人 (1件)：伊丹勝
公報種別：公開公報
出願番号（国際出願番号）：特願2002-145210
公開番号（公開出願番号）：特開2003-059290
出願日： 2002年05月20日
公開日（公表日）： 2003年02月28日
要約：

【要約】【課題】好ましいデータ不良の救済態様を有する半導体メモリ装置を提供する。【解決手段】半導体メモリは、通常のデータ書き込み,読み出しに用いられるノーマルデータ部及び、ノーマルデータ部からの読み出しデータの誤り検出を行うための検査用データを記憶するパリティデータ部を備えたセルアレイと、セルアレイからの読み出しデータ及びセルアレイへの書き込みデータを一時保持するデータバッファと、データ書き込み時に入力された書き込みデータからパリティデータ部に記憶すべき検査用データを生成し、データ読み出し時にノーマルデータ部から読み出されたデータとパリティデータ部から読み出された検査用データに基づいて読み出されたデータのエラー検知訂正を行うエラー検知訂正回路とを備える。データバッファとセルアレイのノーマルデータ部との間はnビット並列データの授受が行われ、データバッファと外部入出力端子の間はmビット並列データ(但し、m<n)の授受が行われる。

請求項（抜粋）：

通常のデータ書き込み,読み出しに用いられるノーマルデータ部及び、ノーマルデータ部からの読み出しデータの誤り検出を行うための検査用データを記憶するパリティデータ部を備えたセルアレイと、前記セルアレイからの読み出しデータ及びセルアレイへの書き込みデータを一時保持するデータバッファと、データ書き込み時に、入力された書き込みデータから前記パリティデータ部に記憶すべき検査用データを生成し、データ読み出し時に前記ノーマルデータ部から読み出されたデータと前記パリティデータ部から読み出された検査用データに基づいて読み出されたデータのエラー検知訂正を行うエラー検知訂正回路とを備え、前記データバッファと前記セルアレイのノーマルデータ部との間はnビット並列データの転送が行われ、前記データバッファと外部入出力端子の間はmビット並列データの転送が行われるものであって(m,nは整数であって、m<n)、データ書き込みサイクルの前半において、書き換えられるべきmビットデータを含むnビットデータが並列読み出しされて、前記エラー検知訂正回路でそのnビットデータのエラー検知訂正が行われ、データ書き込みサイクルの後半において、前記エラー検知訂正回路で訂正されたnビット並列データのうち書き換えられるべきmビットデータ部分が外部入出力端子から供給されたmビット並列データで置き換えられて、前記ノーマルデータ部に転送されることを特徴とする半導体メモリ装置。

IPC (4件)：

G11C 29/00 631 , G06F 12/16 320 , G11C 11/401 , G11C 11/403

FI (4件)：

G11C 29/00 631 D , G06F 12/16 320 F , G11C 11/34 371 C , G11C 11/34 371 J

Fターム (21件)：

5B018GA02 , 5B018HA15 , 5B018HA17 , 5B018KA21 , 5B018NA02 , 5B018QA03 , 5B018QA15 , 5L106AA01 , 5L106BB02 , 5L106BB12 , 5L106FF05 , 5L106GG05 , 5M024AA40 , 5M024BB30 , 5M024BB35 , 5M024EE05 , 5M024KK22 , 5M024MM09 , 5M024PP01 , 5M024PP02 , 5M024PP03

引用特許：

審査官引用 (6件)

半導体記憶装置
公報種別：公開公報出願番号：特願平11-161669 出願人：株式会社東芝
特開平4-209395
半導体メモリ
公報種別：公開公報出願番号：特願平6-156147 出願人：株式会社日立製作所

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