半導体集積回路、及びこれに用いられる半導体論理回路

発明者： , , , , , ,
出願人/特許権者： , ,
代理人 (1件)：作田康夫
公報種別：公開公報
出願番号（国際出願番号）：特願平11-319033
公開番号（公開出願番号）：特開2001-143475
出願日： 1999年11月10日
公開日（公表日）： 2001年05月25日
要約：

【要約】【課題】本発明の目的は、デコーダ回路の高速化、低消費電力化、高サイクル化を図ることにある。【解決手段】上記目的は、デコーダ回路の各回路(バッファ、プリデコーダ、メインデコーダ)を、入力数が多い場合でも出力ノードをプルダウンするトランジスタの縦積み段数が少なく、且つ、ほぼ同じ遅延時間の真及び相補出力信号が得られる半導体論理回路で構成し、該デコーダ回路の各回路の出力パルス幅を短縮することにより達成される。【効果】本発明により、デコーダ回路の高速化、低消費電力化、高サイクル化を図ることができ、例えば半導体メモリにおいてアクセス時間の短縮化、低消費電力化、高サイクル化が可能となる。

請求項（抜粋）：

入力信号に基づき、その真及び相補信号が出力されるバッファ回路と、該バッファ回路の出力信号に基づき解読されるデコーダ回路とを備え、該バッファ回路及びデコーダ回路の少なくとも一方の回路が、制御端子に入力される制御信号の極性に応じてプリチャージ及び判定動作に制御され、入力端子に入力される入力信号に基づき、その真及び相補信号が出力される半導体論理回路を有し、該デコーダ回路の該半導体論理回路が、その制御端子に複数の該バッファ回路のうちのいずれかのバッファ回路の上記真の出力信号が入力される組と、相補出力信号が入力される組とから成り、他のバッファ回路の出力信号が該デコーダ回路の該半導体論理回路の入力端子に入力されることを特徴とする半導体集積回路。

Fターム (8件)：

5B015HH01 , 5B015HH03 , 5B015JJ03 , 5B015JJ21 , 5B015JJ24 , 5B015KB42 , 5B015KB44 , 5B015KB46

引用特許：

審査官引用 (3件)

同期型半導体論理回路
公報種別：公開公報出願番号：特願平9-251643 出願人：株式会社日立製作所
半導体記憶装置
公報種別：公開公報出願番号：特願平10-109563 出願人：三菱電機株式会社
比較回路
公報種別：公開公報出願番号：特願平8-029298 出願人：株式会社東芝

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