特許
J-GLOBAL ID：200903028253389246

半導体素子の製造方法

発明者：
ユ ジャエ ミン

ユ ジャエ ミン について


出願人/特許権者：
エルジー セミコン カンパニー リミテッド

エルジー セミコン カンパニー リミテッド について


代理人 (1件)： 恩田 博宣
公報種別：公開公報
出願番号（国際出願番号）：特願平11-187541
公開番号（公開出願番号）：特開2000-174150
出願日： 1999年07月01日
公開日（公表日）： 2000年06月23日
要約：
【要約】【課題】 システムオンアチップの動作効率を向上させ得る半導体素子の製造方法を提供する。【解決手段】 基板31のセル領域上にトンネルリング絶縁膜39を形成し、トンネルリング絶縁膜39上に浮遊ゲート52を形成すると同時に、高電圧印加領域の第1ゲート酸化膜35上に第1ゲート41を形成し、高電圧印加領域に注入された不純物の第1拡散領域を形成し、セル領域の各浮遊ゲート52の上に制御ゲート51を形成すると同時に、周辺領域の第2ゲート絶縁膜50上に第2ゲート52を形成し、セル領域の浮遊ゲート52の両側の基板表面内及び、周辺領域の各第2ゲート52の両側の基板表面内に第1不純物領域54を形成すると同時に、高電圧印加領域の第1拡散領域を更に拡散して、各第1ゲート41の両側の基板表面内に二重拡散ドレイン構造の第2不純物領域55を形成する。
請求項（抜粋）：
周辺領域、高電圧印加領域及びセル領域が設けられた基板を準備する段階と、基板の高電圧印加領域に第1イオンを注入する段階と、基板の全面に第1ゲート絶縁膜を形成する段階と、セル領域に第2イオンを注入する段階と、前記セル領域上の第1ゲート絶縁膜を食刻により除去し、前記セル領域上にトンネルリング絶縁膜を形成する段階と、前記トンネルリング絶縁膜上に一定間隔を有する多数の浮遊ゲートを形成すると同時に、前記高電圧印加領域の第1ゲート酸化膜上に一定間隔を有する多数の第1ゲートを形成する段階と、前記高電圧印加領域に第1ゲートをマスクとして用いて不純物イオンを注入する段階と、基板の全面に熱処理を施して第1絶縁膜を形成すると同時に、高電圧印加領域に注入された不純物の第1拡散領域を形成する段階と、セル領域のみに残存するように第1絶縁膜の一部を選択食刻により除去する段階と、周辺領域に第3イオンを注入する段階と、前記周辺領域の第1ゲート絶縁膜を食刻により除去し、前記周辺領域上に第2ゲート絶縁膜を形成する段階と、前記セル領域の各浮遊ゲート上に制御ゲートを形成すると同時に、前記周辺領域の第2ゲート絶縁膜上に一定間隔を有する多数の第2ゲートを形成する段階と、前記セル領域のトンネルリング酸化膜上に一定間隔を有する多数のゲートパターンを形成する段階と、前記セル領域の各ゲートパターンの両側の基板表面内及び前記周辺領域の各第2ゲートの両側の基板表面内に第1不純物領域を形成すると同時に、前記高電圧印加領域の第1拡散領域を更に拡散させて、各第1ゲートの両側の基板表面内に二重拡散ドレイン構造の第2不純物領域を形成する段階とを備えることを特徴とする半導体素子の製造方法。
IPC (8件)：
H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 21/8234 ,  H01L 27/088 ,  H01L 27/115
FI (4件)：
H01L 29/78 371 ,  H01L 27/04 U ,  H01L 27/08 102 A ,  H01L 27/10 434
引用特許：
審査官引用 (9件)
全件表示

前のページに戻る

TOP

BOTTOM