特許
J-GLOBAL ID：200903028551147832
半導体装置の作製方法
発明者：
,
出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願平8-139456
公開番号（公開出願番号）：特開平9-105954
出願日： 1996年05月08日
公開日（公表日）： 1997年04月22日
要約：
【要約】【目的】 アクティブマトリクス型の液晶表示装置の作製過程において、プラズマから与えられるエネルギーによって不良が発生しないようにする。【構成】 ゲイト配線101とソース配線102を作製段階において109で示す配線で短絡させておく。そして最終的に画素電極をパターニングする際に103の領域で配線109を分断する。こうすることにより、2つの配線は等電位となるので、急激な電位差の発生による不良の発生を防ぐことができる。また、最終工程において上層の導電パターンを利用して配線109を分断することで、工程を煩雑化することがない。
請求項（抜粋）：
薄膜トランジスタのゲイト電極に延在した第1の配線を形成する工程と、前記第1の配線上に第1の絶縁膜を形成する工程と、前記絶縁膜上に前記薄膜トランジスタのソース領域に接続された第2の配線を形成する工程と、前記第2の配線上に第2の絶縁膜を形成する工程と、前記第2の絶縁膜上に導電パターンを形成する工程と、を有し、前記第1及び/または前記第2の配線には放電パターンが形成されており、前記導電パターンを形成すると同時に前記第1及び/または前記第2の配線を切断することを特徴とする半導体装置の作製方法。
IPC (3件)：
G02F 1/136 500
, G02F 1/1343
, H01L 29/786
G02F 1/136 500
, G02F 1/1343
, H01L 29/78 612 A
出願人引用 (6件)
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審査官引用 (8件)
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