特許
J-GLOBAL ID：200903028722463649

半導体装置およびその製造方法

発明者：
葛原 剛

葛原 剛 について

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氷見 啓明

氷見 啓明 について

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山田 明

山田 明 について

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中山 喜明

中山 喜明 について


出願人/特許権者：
株式会社デンソー

株式会社デンソー について


代理人 (1件)： 矢作 和行
公報種別：公開公報
出願番号（国際出願番号）：特願2004-273759
公開番号（公開出願番号）：特開2006-093229
出願日： 2004年09月21日
公開日（公表日）： 2006年04月06日
要約：
【課題】SOI基板の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなる半導体装置であって、上記いずれかの回路に急峻に変化する電圧が印加されても別の回路への影響を抑制することができ、回路設計上の自由度が確保された半導体装置およびその製造方法を提供する。【解決手段】低電位基準回路、高電位基準回路およびレベルシフト回路の各形成領域が、埋め込み酸化膜3に達する第1トレンチ4によって互いに絶縁分離され、第1半導体層1における埋め込み酸化膜3上に、第1半導体層1と同じ導電型で不純物濃度が高い第1不純物層1aが形成され、低電位基準回路、高電位基準回路およびレベルシフト回路のうち少なくとも一つの回路の形成領域において、第1半導体層1中に第2埋め込み酸化膜3aが形成されてなる半導体装置100とする。【選択図】 図1
請求項（抜粋）：
埋め込み酸化膜を有するSOI構造半導体基板の主面側の第1半導体層の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなる半導体装置であって、 前記低電位基準回路、高電位基準回路およびレベルシフト回路の各形成領域が、前記埋め込み酸化膜に達する第1トレンチによって互いに絶縁分離され、 前記第1半導体層における前記埋め込み酸化膜上に、前記第1半導体層と同じ導電型で不純物濃度が高い第1不純物層が形成され、 前記低電位基準回路、高電位基準回路およびレベルシフト回路のうち少なくとも一つの回路の形成領域において、前記第1半導体層中に第2埋め込み酸化膜が形成され、 前記第2埋め込み酸化膜により、前記第1半導体層の表層部に形成される前記低電位基準回路、高電位基準回路およびレベルシフト回路のうち少なくとも一つの回路と前記第1不純物層とが、互いに絶縁分離されてなることを特徴とする半導体装置。
IPC (4件)：
H01L 21/762 ,  H01L 21/74 ,  H01L 27/08 ,  H01L 21/76
FI (6件)：
H01L21/76 D ,  H01L21/74 ,  H01L27/08 331A ,  H01L27/08 331C ,  H01L27/08 331E ,  H01L21/76 S
Fターム (33件)：
5F032AA06 ,  5F032AA07 ,  5F032AB05 ,  5F032BA02 ,  5F032BA06 ,  5F032CA01 ,  5F032CA17 ,  5F032CA20 ,  5F032CA24 ,  5F032CA25 ,  5F032DA23 ,  5F032DA25 ,  5F032DA28 ,  5F032DA33 ,  5F032DA44 ,  5F032DA53 ,  5F032DA71 ,  5F048AA04 ,  5F048AA05 ,  5F048AA07 ,  5F048AB10 ,  5F048AC01 ,  5F048AC04 ,  5F048BA12 ,  5F048BA16 ,  5F048BB03 ,  5F048BD04 ,  5F048BD10 ,  5F048BF15 ,  5F048BF16 ,  5F048BF18 ,  5F048BG07 ,  5F048BH04
引用特許：
出願人引用 (4件)
  • 特許第3384399号公報
  • 半導体装置
    公報種別：公開公報   出願番号：特願2002-168131   出願人：富士電機ホールディングス株式会社
  • 半導体集積回路装置
    公報種別：公開公報   出願番号：特願平4-296786   出願人：株式会社日立製作所
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審査官引用 (2件)

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