特許
J-GLOBAL ID：200903029129989444
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
田治米 登 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-268333
公開番号（公開出願番号）：特開平8-107153
出願日： 1994年10月05日
公開日（公表日）： 1996年04月23日
要約：
【要約】【目的】 CMOS形の半導体装置を構成するMOSトランジスタのゲート電極をポリサイド構造とし、かつそのゲート電極のポリシリコン層に、そのMOSトランジスタのチャネル形等に応じてn形又はp形の不純物を導入するにあたり、ポリシリコン層に導入したn形及びp形の不純物の相互拡散を抑制する。【構成】 ポリサイド構造のゲート電極を有するCMOS形の半導体装置の製造方法であって、ゲート電極を構成することとなるポリシリコン層5をゲート酸化膜4上に形成後、そのポリシリコン層5のNチャネルMOSトランジスタ形成領域及びPチャネルMOSトランジスタ形成領域にそれぞれ不純物を導入することによりポリシリコン層5にn形領域とp形領域とを形成し、その不純物を導入したポリシリコン層5上にシリサイド層7を形成する方法において、シリサイド層7の形成前にポリシリコン層5上にSi3N4薄膜等の不純物拡散防止層12を形成する。
請求項（抜粋）：
同一基板上にNチャネルMOSトランジスタ及びPチャネルMOSトランジスタを有する半導体装置の製造方法であって、ゲート酸化膜を形成した半導体基板上にポリシリコン層を形成する工程、ポリシリコン層のNチャネルMOSトランジスタ形成領域及びPチャネルMOSトランジスタ形成領域にそれぞれ不純物を導入することによりポリシリコン層にn形領域とp形領域とを形成する工程、不純物を導入したポリシリコン層上にシリサイド層を形成する工程、ゲート酸化膜上に積層した各層をゲート電極にパターニングする工程、及び半導体基板のNチャネルMOSトランジスタ形成領域及びPチャネルMOSトランジスタ形成領域にそれぞれ不純物を導入することによりn形ソース・ドレイン領域とp形ソース・ドレイン領域とを形成する工程を含む半導体装置の製造方法において、シリサイド層の形成前にポリシリコン層上に不純物拡散防止層を形成することを特徴とする半導体装置の製造方法。
IPC (3件)：
H01L 21/8238
, H01L 27/092
, H01L 21/28 301
H01L 27/08 321 D
, H01L 27/08 321 F
出願人引用 (6件)
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審査官引用 (6件)
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