特許
J-GLOBAL ID：200903029379710747

半導体装置および半導体装置の製造方法

発明者：
岸本 武久

岸本 武久 について

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宮永 績

宮永 績 について

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山田 隆順

山田 隆順 について


出願人/特許権者：
松下電器産業株式会社

松下電器産業株式会社 について


代理人 (1件)： 前田 弘 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-090308
公開番号（公開出願番号）：特開2003-289111
出願日： 2002年03月28日
公開日（公表日）： 2003年10月10日
要約：
【要約】【課題】 寄生サイリスタにノイズ電流が印加されて生じるラッチアップに対する耐性の高いCMISデバイス及びその製造方法を提供する。【解決手段】 Nウェル102にはPMISFETのソース・ドレイン領域104a,104bと、ウェルコンタクト領域105とが設けられ、Pウェル103にはNMISFETのソース・ドレイン領域106a,106bと、ウェルコンタクト領域107とが設けられている。各ソース領域104a,106aには高抵抗体であるポリプラグ113が接続され、各ウェルコンタクト領域105,107には低抵抗体であるタングステンプラグ119bが接続される。寄生バイポーラトランジスタのエミッタとなる各ソース領域に高抵抗のポリプラグが接続されているので、寄生サイリスタ動作が抑制されラッチアップ耐性が向上する。
請求項（抜粋）：
共通の基板に設けられ、各々ソース領域,ドレイン領域及びウェル領域を有するPMISFET及びNMISFETと、上記PMISFET及びNMISFETのうち一方のMISFETのウェル領域に電圧を供給するための電圧供給部と上記一方のMISFETのウェル領域との間に設けられた第1の導体部材と、上記第1の導体部材よりも電気的抵抗が高い導電性材料により構成され、上記一方のMISFETのソース領域に電圧を供給するための電圧供給部と上記一方のMISFETのソース領域との間に設けられた第2の導体部材とを備えている半導体装置。
IPC (6件)：
H01L 21/8238 ,  H01L 21/28 301 ,  H01L 21/8242 ,  H01L 27/092 ,  H01L 27/108 ,  H01L 29/417
FI (4件)：
H01L 21/28 301 A ,  H01L 27/08 321 F ,  H01L 29/50 M ,  H01L 27/10 621 C
Fターム (36件)：
4M104BB01 ,  4M104BB20 ,  4M104CC01 ,  4M104DD16 ,  4M104DD65 ,  4M104DD75 ,  4M104DD91 ,  4M104EE03 ,  4M104EE09 ,  4M104GG08 ,  4M104GG16 ,  4M104GG19 ,  4M104HH20 ,  5F048AA03 ,  5F048AB01 ,  5F048AC03 ,  5F048AC10 ,  5F048BA01 ,  5F048BC06 ,  5F048BE03 ,  5F048BE09 ,  5F048BF06 ,  5F048BF07 ,  5F048BG01 ,  5F048BG13 ,  5F048DA24 ,  5F083AD24 ,  5F083GA23 ,  5F083JA35 ,  5F083JA39 ,  5F083MA06 ,  5F083MA17 ,  5F083NA01 ,  5F083NA08 ,  5F083PR39 ,  5F083PR40
引用特許：
審査官引用 (5件)
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