特許
J-GLOBAL ID：200903096152198968

半導体記憶装置及びその製造方法

発明者：
唐澤 純一

唐澤 純一 について


出願人/特許権者：
セイコーエプソン株式会社

セイコーエプソン株式会社 について


代理人 (1件)： 井上 一 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-106287
公開番号（公開出願番号）：特開2000-357750
出願日： 2000年04月07日
公開日（公表日）： 2000年12月26日
要約：
【要約】【課題】 高集積化を達成することが可能な構造をしたSRAMを提供すること。【解決手段】 第1のメモリセル形成領域Cと第2のメモリセル形成領域Dとの境界に境界領域Eが位置している。境界領域Eのウェル中にはウェルコンタクト領域72が形成される。境界領域Eの長さは、ドライバトランジスタQ3のゲート電極の側部のうち、ダミー素子28側の側部からダミー素子28の側部のうち、ドライバトランジスタQ3のゲート電極側の側部までの長さL1の半分+ダミー素子28の長さL2+ダミー素子28の側部のうち、ダミー素子30側の側部からダミー素子30の側部のうち、ダミー素子28側の側部までの長さL3+ダミー素子30の長さL4+ドライバトランジスタQ4のゲート電極の側部のうち、ダミー素子30側の側部からダミー素子30の側部のうち、ドライバトランジスタQ4のゲート電極側の側部までの長さL5の半分である。
請求項（抜粋）：
主表面を有する半導体基板、ウェル、複数のメモリセル、第1のメモリセル領域、第2のメモリセル領域、境界領域、ウェルコンタクト領域、第1のダミー素子、第2のダミー素子、第1のトランジスタ及び第2のトランジスタを備えた半導体記憶装置であって、前記ウェルは、前記半導体基板中に形成されており、前記第1及び前記第2のメモリセル領域は、前記主表面の一部であり、かつ前記ウェル上に位置し、前記第1及び前記第2のメモリセル領域には、前記メモリセルが形成されており、前記境界領域は、前記主表面の一部であり、かつ前記ウェル上に位置し、かつ前記第1のメモリセル領域と前記第2のメモリセル領域との境界に位置し、前記ウェルコンタクト領域は、前記境界領域の前記ウェル中に形成されており、前記ウェルコンタクト領域には、前記ウェルの電圧を固定するための配線層が電気的に接続されており、前記第1及び前記第2のダミー素子は、前記境界領域に形成され、かつ素子として機能せず、前記第1のトランジスタは、前記メモリセルの構成要素であり、前記第1のトランジスタは、前記第1のメモリセル領域に形成され、かつ前記第1のダミー素子の隣に位置し、前記第2のトランジスタは、前記メモリセルの構成要素であり、前記第2のトランジスタは、前記第2のメモリセル領域に形成され、かつ前記第2のダミー素子の隣に位置し、前記境界領域の長さは、前記第1のトランジスタのゲート電極の側部のうち、前記第1のダミー素子側の側部から前記第1のダミー素子の側部のうち、前記第1のトランジスタのゲート電極側の側部までの長さの半分+前記第1のダミー素子の長さ+前記第1のダミー素子の側部のうち、前記第2のダミー素子側の側部から前記第2のダミー素子の側部のうち、前記第1のダミー素子側の側部までの長さ+前記第2のダミー素子の長さ+前記第2のトランジスタのゲート電極の側部のうち、前記第2のダミー素子側の側部から前記第2のダミー素子の側部のうち、前記第2のトランジスタのゲート電極側の側部までの長さの半分、である、半導体記憶装置。
IPC (2件)：
H01L 21/8244 ,  H01L 27/11
Fターム (16件)：
5F083BS00 ,  5F083BS17 ,  5F083GA02 ,  5F083GA09 ,  5F083GA25 ,  5F083KA01 ,  5F083KA15 ,  5F083LA02 ,  5F083LA16 ,  5F083LA17 ,  5F083LA21 ,  5F083PR28 ,  5F083PR29 ,  5F083PR36 ,  5F083ZA01 ,  5F083ZA28
引用特許：
審査官引用 (13件)
全件表示

前のページに戻る

TOP

BOTTOM