特許
J-GLOBAL ID：200903029438688831

半導体装置及び半導体装置の製造方法

発明者：
安藤 公一

安藤 公一 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 開口 宗昭
公報種別：公開公報
出願番号（国際出願番号）：特願平11-229351
公開番号（公開出願番号）：特開2001-053242
出願日： 1999年08月13日
公開日（公表日）： 2001年02月23日
要約：
【要約】【課題】本発明は、第一に、演算回路、記憶回路、周辺I/O回路等の各部のスピード特性、リーク特性等に応じてそれぞれに好適な膜厚のゲート絶縁膜が形成された半導体装置を提供することを課題とする。第二に、同一シリコン基板1上に4.0nm程度以下の膜厚であって、1.0nm程度以下の膜厚差を有する2種のゲート絶縁膜を形成することができる半導体装置の製造方法を提供することを課題とする。【解決手段】 ロジックLSIのコア部のCMOSロジック回路領域に厚2.0nmの膜51、ロジックLSIのSRAM領域に厚2.5nmの膜52、周辺I/Oトランジスタ領域に厚5.0nmの膜61を形成にすることによって上記課題のうち前者を解決し、比較的薄膜にすべき領域に比較的窒素含有率が高い酸窒化膜42を先に形成することによって上記課題のうち後者を解決をする。
請求項（抜粋）：
同一の半導体基板上に所定数のMIS-FETを集積した半導体装置において、比較的薄膜の第一種のゲート絶縁膜と、第一種のゲート絶縁膜より厚膜の第二種のゲート絶縁膜と、第二種のゲート絶縁膜より厚膜の第三種のゲート絶縁膜とを有し、かつ、以下の条件1〜4を充たすことを特徴とする半導体装置。条件1:非動作時のリーク電流が比較的許容でき、かつ外部供給電圧より低電圧が印加されるMIS-FETのゲート絶縁膜を第一種のゲート絶縁膜とする。条件2:非動作のリーク電流が比較的許容できず、かつ外部供給電圧より低電圧が印加されるMIS-FETのゲート絶縁膜を第二種のゲート絶縁膜とする。条件3:外部供給電圧が印加されるMIS-FETのゲート絶縁膜を第三種のゲート絶縁膜とする。条件4:第一種のゲート絶縁膜の膜厚及び第二種のゲート絶縁膜の膜厚はともに4nm以下であり、かつその膜厚差が1nm以下とする。
IPC (6件)：
H01L 27/10 461 ,  H01L 21/318 ,  H01L 21/8234 ,  H01L 27/088 ,  H01L 21/8244 ,  H01L 27/11
FI (4件)：
H01L 27/10 461 ,  H01L 21/318 C ,  H01L 27/08 102 C ,  H01L 27/10 381
Fターム (20件)：
5F048AC03 ,  5F048BB01 ,  5F058BA05 ,  5F058BA06 ,  5F058BC11 ,  5F058BF29 ,  5F058BF30 ,  5F058BF56 ,  5F058BF62 ,  5F058BF64 ,  5F058BJ01 ,  5F058BJ10 ,  5F083BS00 ,  5F083BS03 ,  5F083BS15 ,  5F083GA01 ,  5F083GA06 ,  5F083NA01 ,  5F083PR12 ,  5F083PR15
引用特許：
審査官引用 (3件)

前のページに戻る

TOP

BOTTOM