特許
J-GLOBAL ID：200903026713272412

半導体集積回路装置及びその製造方法

発明者：
宿利 章二

宿利 章二 について

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鈴木 範夫

鈴木 範夫 について

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谷口 泰弘

谷口 泰弘 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について


代理人 (1件)： 秋田 収喜
公報種別：公開公報
出願番号（国際出願番号）：特願平9-338586
公開番号（公開出願番号）：特開平11-177047
出願日： 1997年12月09日
公開日（公表日）： 1999年07月02日
要約：
【要約】 (修正有)【課題】 ゲート絶縁膜の厚さが異なる複数種類の電界効果トランジスタを有する半導体集積回路装置の信頼性を高める。【解決手段】 半導体基板1の主面の第1の素子形成領域7上にゲート絶縁膜10が形成される第1の電界効果トランジスタQ1と、半導体基板の主面の第2の素子形成領域6上に第1の電界効果トランジスタのゲート絶縁膜よりも薄い厚さでゲート絶縁膜11が形成される第2の電界効果トランジスタQ2とを有する半導体集積回路装置の製造方法であって、半導体基板の主面の第1の素子形成領域上及び第2の素子形成領域上に熱酸化膜8を形成し、その後、熱酸化膜上を含む半導体基板の主面上に堆積膜9を形成し、その後、第2の素子形成領域上の堆積膜及び熱酸化膜を除去し、その後、第2の素子形成領域上に熱酸化膜を形成して、第1の素子形成領域上、第2の素子形成領域上の夫々にゲート絶縁膜を形成する工程を備える。
請求項（抜粋）：
半導体基板の主面の第1の素子形成領域上にゲート絶縁膜が形成される第1の電界効果トランジスタと、前記半導体基板の主面の第2の素子形成領域上に前記第1の電界効果トランジスタのゲート絶縁膜よりも薄い厚さでゲート絶縁膜が形成される第2の電界効果トランジスタとを有する半導体集積回路装置の製造方法であって、前記第1の素子形成領域上及び前記第2の素子形成領域上を含む前記半導体基板の主面上に堆積膜を形成し、その後、前記第2の素子形成領域上の前記堆積膜を除去し、その後、前記第2の素子形成領域上に熱酸化膜を形成して、前記第1の素子形成領域上、前記第2の素子形成領域上の夫々にゲート絶縁膜を形成する工程を備えたことを特徴とする半導体集積回路装置の製造方法。
IPC (7件)：
H01L 27/108 ,  H01L 21/8242 ,  H01L 21/316 ,  H01L 27/115 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792
FI (6件)：
H01L 27/10 681 D ,  H01L 21/316 S ,  H01L 21/316 X ,  H01L 27/10 434 ,  H01L 27/10 681 F ,  H01L 29/78 371
引用特許：
審査官引用 (17件)
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