特許
J-GLOBAL ID：200903029515760907

ヘテロ接合電界効果トランジスタ

発明者：
安藤 裕二

安藤 裕二 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 金田 暢之 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-022516
公開番号（公開出願番号）：特開2000-223697
出願日： 1999年01月29日
公開日（公表日）： 2000年08月11日
要約：
【要約】【課題】 本発明の目的は、しきい値電圧の制御性を改善し、ディプレッション型、エンハンスメント型FETの作り分けを可能にするHJFET構造を提供することにある。【解決手段】 基板10に接して、少なくとも1層のGaNを含むバッファ層11、チャネル層12、ゲート絶縁層13、ソース電極17S、ドレイン電極17D、ゲート電極19を有するヘテロ接合電界効果トランジスタにおいて、前記チャネル層12の組成がInZGa1-ZN(0≦z<1)であり、前記ゲート絶縁層13がInAlGaN層であり、前記ソース17Sおよびドレイン電極17Dが前記のチャネル層12とオーム性接触しており、前記ゲート電極19と前記ゲート絶縁層13の間にショトキー性接触が取られていることを特徴とするヘテロ接合電界効果トランジスタを提供する。
請求項（抜粋）：
基板に接して、少なくとも1層のGaNを含む構造からなるバッファ層、チャネル層、ゲート絶縁層、ソース電極、ドレイン電極、ゲート電極を有するヘテロ接合電界効果トランジスタにおいて、前記チャネル層の組成がIn<SB>Z</SB>Ga<SB>1-Z</SB>N(0≦z<1)であり、前記ゲート絶縁層がInAlGaN層であり、前記ソースおよびドレイン電極が前記のチャネル層とオーム性接触しており、前記ゲート電極と前記ゲート絶縁層の間にショトキー性接触が取られていることを特徴とするヘテロ接合電界効果トランジスタ。
IPC (3件)：
H01L 29/778 ,  H01L 21/338 ,  H01L 29/812
Fターム (17件)：
5F102GA02 ,  5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GJ02 ,  5F102GJ03 ,  5F102GJ10 ,  5F102GK04 ,  5F102GK08 ,  5F102GK09 ,  5F102GL04 ,  5F102GL09 ,  5F102GM04 ,  5F102GM08 ,  5F102GQ01 ,  5F102GT03 ,  5F102HC01
引用特許：
審査官引用 (4件)
全件表示

前のページに戻る

TOP

BOTTOM