特許
J-GLOBAL ID：200903030109398626
同期式メモリ装置
出願人/特許権者：
株式会社日立製作所
, 株式会社日立製作所 について
株式会社日立超エル・エス・アイ・システムズ
株式会社日立超エル・エス・アイ・システムズ について
代理人 (1件)： 小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平10-218794
公開番号（公開出願番号）：特開平11-134871
出願日： 1998年08月03日
公開日（公表日）： 1999年05月21日
要約：
【要約】【課題】 入力ラッチと出力ラッチとは別に、中間ラッチを設けてラッチ間の遅延時間を低減し、サイクル時間を短くするという従来提案された方式では、ワード線等の信号線数の多い部分にラッチを設けるので、ラッチ回路数が多くなりチップ面積の増大を招いた。また、メモリセルへの書き込みには2サイクル必要とするため、1サイクル時間以下に書き込み時間を短縮できない。よって、本発明では、ラッチ回路の挿入によって生じるチップ面積の増大を抑え、書き込み時間を短縮することを目的とする。【解決手段】 従来例におけるアドレスデコーダラッチを廃止し、セレクタと出力ラッチ間にセレクタ出力ラッチを設けると共に、従来例における書き込みデータラッチと制御信号ラッチを廃止することを特徴とする。【効果】 サイクル時間を短くするためのラッチ回路の挿入によって生じるチップ面積の増大を抑えられる。また、1サイクル目にデータを書き込めるため、書き込み時間を短縮できる。
請求項（抜粋）：
アドレスデータを入力するための入力バッファと、上記入力バッファに保持された上記アドレスデータをクロック信号によって、取り込み、出力する入力ラッチと、上記入力ラッチからのアドレスデータをデコードするデコーダと、上記デコーダのデコードに基づいて、所定の複数のメモリセルに保持されているデータをビット線を介して出力するメモリセルを複数有してなるメモリセルアレーと、出力された所定の複数のビット線からのデータの信号を増幅するセンスアンプと、上記センスアンプの複数のデータから上記デコーダのデコードに基づいて、1つのデータを選択するセレクタと、上記セレクタからのデータを上記クロック信号によって、取り込み、出力するセレクタ出力ラッチと、上記セレクタ出力ラッチからのデータを上記クロック信号によって、取り込み、出力する出力ラッチと、上記出力ラッチからのデータを保持し、出力する出力バッファとを有することを特徴とする同期式メモリ装置。
IPC (3件)：
FI (3件)：
引用特許：
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