半導体装置

発明者： ,
出願人/特許権者：
代理人 (1件)：高橋敬四郎
公報種別：公開公報
出願番号（国際出願番号）：特願2000-155586
公開番号（公開出願番号）：特開2001-338991
出願日： 2000年05月26日
公開日（公表日）： 2001年12月07日
要約：

【要約】【課題】製造が容易で高集積化の可能な、メモリセルと論理セルとを含む基本単位を同一半導体基板上に複数個有する半導体装置を提供する。【構成】半導体装置は、半導体基板上に形成され、メモリ素子と論理素子とを含む同一又は対称的な複数の単位構造を有する半導体装置であって、各単位構造が、第1の活性領域に形成されたDRAMセルと、第2の活性領域に形成され、第2、第3のゲート電極とシリサイド層を備えたソース/ドレイン領域とを有する論理素子用直列接続トランジスタと、その1対のソース/ドレイン領域に接続された第1、第2の信号線と、第2のゲート電極に接続された第3の信号線と、DRAMキャパシタの蓄積電極下方に形成され、蓄積電極と第3のゲート電極を接続する導電性接続部材とを有する。

請求項（抜粋）：

半導体基板と、前記半導体基板上に形成され、メモリ素子と論理素子とを形成し、同一又は対称的な平面形状を有する複数の単位構造とを有する半導体装置であって、各単位構造が前記半導体基板の表面に形成され、第1および第2の活性領域を画定するアイソレーション絶縁領域と、前記第1の活性領域上を横断して形成された第1のゲート電極と、前記第1の活性領域内で該第1のゲート電極の両側に形成された1対の第1のソース/ドレイン領域とを有する転送トランジスタと、前記第1のゲート電極に接続されたワード線と、前記1対の第1のソース/ドレイン領域の一方に接続されたビット線と、前記第2の活性領域上を横断して形成された第2および第3のゲート電極と、前記第2の活性領域内で該第2、第3のゲート電極の中間に形成された接続ノードと、該第2および第3のゲート電極の外側に形成された1対の第2のソース/ドレイン領域と、前記接続ノードおよび前記1対の第2のソース/ドレイン領域上に形成されたシリサイド電極とを含む直列接続トランジスタと、前記1対の第2のソース/ドレイン領域の一方上のシリサイド電極に接続された第1の信号線と、前記1対の第2のソース/ドレイン領域の他方上のシリサイド電極に接続された第2の信号線と、前記第2のゲート電極に接続された第3の信号線と、前記一対の第1のソース/ドレイン領域の他方および前記第3のゲート電極の少なくとも一部の上方を含む領域に形成された蓄積電極と、前記蓄積電極の表面上に形成されたキャパシタ誘電体膜と、前記キャパシタ誘電体膜上に形成された対向電極と、前記蓄積電極下方に形成され、前記蓄積電極と前記1対の第1のソース/ドレイン領域の他方とを接続する第1の導電性接続部材と、前記蓄積電極下方に形成され、前記蓄積電極と前記第3のゲート電極を接続する第2の導電性接続部材とを有する半導体装置。

IPC (4件)：

H01L 21/8242 , H01L 27/108 , H01L 27/10 461 , G11C 15/04 601

FI (4件)：

H01L 27/10 461 , G11C 15/04 601 A , H01L 27/10 321 , H01L 27/10 681 Z

Fターム (17件)：

5F083AD21 , 5F083AD42 , 5F083AD69 , 5F083FZ10 , 5F083JA39 , 5F083KA05 , 5F083LA12 , 5F083LA16 , 5F083MA01 , 5F083MA17 , 5F083MA18 , 5F083NA01 , 5F083NA02 , 5F083PR21 , 5F083PR36 , 5F083PR40 , 5F083ZA12

引用特許：

審査官引用 (6件)

メモリ素子の構造
公報種別：公開公報出願番号：特願平10-077164 出願人：シチズン時計株式会社
特開平3-166761
半導体記憶装置
公報種別：公開公報出願番号：特願平9-024169 出願人：シャープ株式会社

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