特許
J-GLOBAL ID：200903030393434688
LSI階層設計における遅延最適化システム及びその遅延最適化方法
発明者：
出願人/特許権者：
代理人 (1件)：
▲柳▼川 信
公報種別：公開公報
出願番号（国際出願番号）：特願平11-326233
公開番号（公開出願番号）：特開2001-142930
出願日： 1999年11月17日
公開日（公表日）： 2001年05月25日
要約：
【要約】【課題】 各階層のサブブロックの面積をすべて人手で与えることなく、後工程のレイアウトからの繰返し処理を削減可能なLSI階層設計における遅延最適化システムを提供する。【解決手段】 面積計算処理部21はテクノロジ・ライブラリ4の回路ブロックのセル数情報と、LSIチップ面積保持部7のLSIチップ面積とからサブブロック単位の必要面積を計算処理し、この計算処理結果を面積値情報記憶部3に記憶させる。最適化処理部22は面積値情報記憶部3に記憶されたサブブロック単位の面積と、面積-セル数対応曲線記憶部8に記憶された面積-セル数対応曲線と、テクノロジ・ライブラリ4の回路ブロックそれぞれの面積情報や遅延情報と、遅延制約保持部5に保持された遅延制約とを基にサブブロック単位の遅延最適化を行う。
請求項（抜粋）：
大規模集積回路チップを設計する場合に階層形に分割し、遅延制約にしたがって最適化を行うLSI階層設計における遅延最適化システムであって、外部から与えられた前記大規模集積回路チップ全体の面積を保持する保持手段と、前記保持手段に保持された前記大規模集積回路チップ全体の面積に基づいて各階層の面積を計算する面積計算手段と、前記面積計算手段で計算された前記各階層の面積に基づいて前記各階層のサブブロックについて前記遅延制約にしたがった遅延最適化を行う最適化手段とを有することを特徴とする遅延最適化システム。
IPC (2件)：
FI (3件)：
G06F 15/60 656 D
, G06F 15/60 654 G
, H01L 21/82 C
5B046AA08
, 5B046BA03
, 5B046JA03
, 5B046KA06
, 5F064DD03
, 5F064DD04
, 5F064DD07
, 5F064DD13
, 5F064EE47
, 5F064HH10
, 5F064HH12
