特許
J-GLOBAL ID：200903030432123415

絶縁ゲート型半導体装置とその製造方法

発明者：
大月 正人

大月 正人 について


出願人/特許権者：
富士電機デバイステクノロジー株式会社

富士電機デバイステクノロジー株式会社 について


代理人 (1件)： 篠部 正治
公報種別：公開公報
出願番号（国際出願番号）：特願2005-019169
公開番号（公開出願番号）：特開2006-210547
出願日： 2005年01月27日
公開日（公表日）： 2006年08月10日
要約：
【課題】トレンチIGBTにおいて、低いオン電圧を保ちつつ、スイッチング損失を低くし、ターンオン特性を改善し、かつ高い耐圧を得る半導体装置を提供する。 【解決手段】トレンチで挟まれるメサ領域がフローティング構造とならないようエミッタ電極に接続することでメサ領域の電位を固定する。トレンチで挟まれるメサ領域内を複数のP型ベース領域に分割し、メサ領域内のある限られた領域をエミッタ構造とすることで、トレンチ型IGBTのオン電圧をIEGT並みの低い状態のままで、スイッチング損失も低くし、トータルの発生損失を低減することができる。加えて、ゲート電極がエミッタ構造に面している領域が減る為、ゲート・エミッタ間容量が低減できる。ある程度間隔の狭いトレンチゲート構造を適切に配置することで、トレンチゲート底部への電界集中を緩和し高い耐圧を得る。トレンチに挟まれたメサ領域の幅を狭めることで、トレンチゲートに挟まれたメサ領域のN層部分が数V程度の電圧印加で容易に空乏化するようにする。【選択図】 図1
請求項（抜粋）：
第1導電型の第1の半導体層と、 前記第1の半導体層の上に設けられた第2導電型の第2の半導体層と、 前記第2の半導体層の表面に複数形成されたストライプの溝と、 前記溝間の長手方向に選択的に形成された複数の第1導電型の第3の半導体領域と、 前記第3の半導体領域の表面に選択的に形成された第2導電型の第4の半導体領域と、 前記溝内に絶縁膜を介して形成されたゲート電極と、 前記第3の半導体領域と第4の半導体領域に接するエミッタ電極と、 前記第1の半導体層に接するコレクタ電極とを有することを特徴とする絶縁ゲート型半導体装置。
IPC (2件)：
H01L 29/78 ,  H01L 29/739
FI (6件)：
H01L29/78 652B ,  H01L29/78 652C ,  H01L29/78 652M ,  H01L29/78 652S ,  H01L29/78 653C ,  H01L29/78 655A
引用特許：
出願人引用 (2件) 審査官引用 (6件)
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