特許
J-GLOBAL ID：200903030486703247

半導体集積回路装置の製造方法

発明者：
藍澤 慎哉

藍澤 慎哉 について

, 
佐々木 敏夫

佐々木 敏夫 について

, 
山田 利夫

山田 利夫 について

, 
村谷 哲也

村谷 哲也 について

, 
鳥羽 功一

鳥羽 功一 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について


代理人 (1件)： 徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願2002-121549
公開番号（公開出願番号）：特開2003-317497
出願日： 2002年04月24日
公開日（公表日）： 2003年11月07日
要約：
【要約】【課題】 不揮発性記憶素子の高信頼性を維持しつつ、製造効率を改善した半導体集積回路装置の製造方法を提供する。【解決手段】 単層ゲート構造の不揮発性記憶素子を含む記憶回路の複数個に記憶情報と、かかる記憶情報に対応される誤り検出訂正のための誤り訂正符号ビットを記憶させ、かつ誤り訂正回路の利用の下で記憶情報を読み出すようにするか、又は複数ビットの記憶情報における各1ビットの記憶情報を複数の単層ゲート構造の不揮発性記憶素子にそれぞれ記憶させ、その記憶情報の論理和信号を取り出すようにする構成をウェハ上に形成することによって、上記ウェハ上に形成された上記半導体集積回路装置の電気的試験を行う試験工程において、かかる半導体集積回路装置を恒温槽の中で一定期間高温度を加え、その後に上記記憶情報の保持状態を試験するという高温度テストを省略可能にする。
請求項（抜粋）：
後に個々のチップに分割されかつ所要の実装形態をもって完成品とされるべき複数の半導体集積回路装置が形成されてなる半導体ウエハを用意する工程を備え、上記複数の半導体集積回路装置は、それぞれ情報電荷が与えられるフローティングゲート電極を有し該フローティングゲート電極の情報電荷に応じた異なる閾値電圧特性を持つようにされる複数の不揮発性記憶素子と、前記複数の不揮発性記憶素子からの複数ビットの記憶情報を読み出すための情報読み出し回路と、上記複数ビットの記憶情報の一部を情報ビットとし、かつ他の一部を誤り訂正符号ビットとして受けて誤り訂正を行う誤り訂正回路とを持ってなり、上記半導体ウエハは、上記完成品の動作許容温度を超える比較的高温度でのベーク処理の適用が省略されるものであることを特徴とする半導体集積回路装置の製造方法。
IPC (5件)：
G11C 29/00 652 ,  G11C 29/00 631 ,  G01R 31/30 ,  H01L 21/822 ,  H01L 27/04
FI (5件)：
G11C 29/00 652 ,  G11C 29/00 631 B ,  G01R 31/30 ,  H01L 27/04 T ,  H01L 27/04 F
Fターム (26件)：
2G132AA08 ,  2G132AA13 ,  2G132AB14 ,  2G132AK00 ,  2G132AK07 ,  2G132AL12 ,  5F038AV08 ,  5F038AV15 ,  5F038BG03 ,  5F038BG08 ,  5F038DF01 ,  5F038DF03 ,  5F038DF04 ,  5F038DF05 ,  5F038DT08 ,  5F038DT10 ,  5F038DT14 ,  5F038EZ20 ,  5L106AA10 ,  5L106BB12 ,  5L106CC09 ,  5L106DD25 ,  5L106EE07 ,  5L106FF04 ,  5L106FF05 ,  5L106GG05
引用特許：
審査官引用 (5件)
全件表示

前のページに戻る

TOP

BOTTOM