特許
J-GLOBAL ID：200903001524275408

半導体装置

発明者：
宿利 章二

宿利 章二 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について


代理人 (1件)： 玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願2000-184528
公開番号（公開出願番号）：特開2001-358313
出願日： 2000年06月14日
公開日（公表日）： 2001年12月26日
要約：
【要約】【課題】 スタティックラッチ形態に接続された不揮発性記憶トランジスタによる長期の情報保持性能を向上させる。【解決手段】 不揮発性メモリは、負荷と不揮発性記憶トランジスタの直列回路を一対有しそれらがスタティックラッチ形態に接続された不揮発性記憶回路(101)、不揮発性記憶回路に情報を記憶させるプログラム制御回路(102)、不揮発性記憶回路の記憶情報をラッチ可能な揮発性ラッチ回路(104)、及び不揮発性記憶回路の記憶情報を揮発性ラッチ回路にラッチさせる読み出し制御回路(103)を備える。読み出し制御回路は、読み出し動作の指示に応答して不揮発性記憶回路にスタティックラッチ動作の動作電源を供給し、ラッチ動作の完了後に動作電源の供給を断つ。これにより、不揮発性記憶トランジスタが無用なチャージゲインやチャージロスを生ずる電圧状態にさらされる期間が短くなる。
請求項（抜粋）：
半導体基板上に不揮発性メモリを有する半導体装置であって、前記不揮発性メモリは、負荷と不揮発性記憶トランジスタの直列回路を一対有しそれらがスタティックラッチ形態に接続されて成る複数個の不揮発性記憶回路と、前記不揮発性記憶回路に情報を記憶させるプログラム制御回路と、前記不揮発性記憶回路の記憶情報をラッチ可能な揮発性ラッチ回路と、前記不揮発性記憶回路の記憶情報を前記揮発性ラッチ回路にラッチさせる読み出し制御回路と、を備えて成るものであることを特徴とする半導体装置。
IPC (13件)：
H01L 27/105 ,  G11C 16/04 ,  G11C 16/06 ,  G11C 29/00 603 ,  G11C 29/00 ,  H01L 21/8244 ,  H01L 27/11 ,  H01L 21/8247 ,  H01L 27/115 ,  H01L 27/10 461 ,  H01L 27/10 491 ,  H01L 29/788 ,  H01L 29/792
FI (11件)：
G11C 29/00 603 J ,  G11C 29/00 603 K ,  H01L 27/10 461 ,  H01L 27/10 491 ,  H01L 27/10 441 ,  G11C 17/00 623 Z ,  G11C 17/00 625 ,  G11C 17/00 639 B ,  H01L 27/10 381 ,  H01L 27/10 434 ,  H01L 29/78 371
Fターム (39件)：
5B025AA03 ,  5B025AC03 ,  5B025AC04 ,  5B025AD05 ,  5B025AD13 ,  5B025AE08 ,  5F001AA03 ,  5F001AB06 ,  5F001AD10 ,  5F001AE02 ,  5F001AE03 ,  5F001AE08 ,  5F001AF06 ,  5F001AH07 ,  5F083BS13 ,  5F083BS15 ,  5F083BS50 ,  5F083EP02 ,  5F083EP22 ,  5F083LA02 ,  5F083LA10 ,  5F083LA21 ,  5F083LA30 ,  5F083NA01 ,  5F083ZA10 ,  5F083ZA12 ,  5F083ZA13 ,  5F083ZA14 ,  5F083ZA28 ,  5L106AA01 ,  5L106AA02 ,  5L106AA10 ,  5L106BB12 ,  5L106CC09 ,  5L106CC26 ,  5L106CC36 ,  5L106EE02 ,  5L106FF01 ,  5L106GG00
引用特許：
審査官引用 (9件)
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