特許
J-GLOBAL ID：200903030604800538

半導体装置とその製造方法

発明者：
長利 完司

長利 完司 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 三好 秀和 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-043888
公開番号（公開出願番号）：特開2000-243937
出願日： 1999年02月22日
公開日（公表日）： 2000年09月08日
要約：
【要約】【課題】 一層ゲート構造と二層ゲート構造とを有する不揮発性メモリ混載LSIにおいて、精度の高い微細パターンを形成する。【解決手段】 ゲートパターン形成に際して、予めエッチングマスクとして用いるハードマスクを二層構造で形成し、厚いハードマスク形成がプロセス上必要とされるEEPROM形成領域においては二層構造のままのハードマスクを用い、微細パターン形成のために薄いマスクが必要なCMOSロジック回路では、二層構造のハードマスクのうち一層をエッチング除去して一層構造の薄いハードマスクを用いている隣接しあうセルが共通のソース領域を有する。一層ゲート構造を形成する領域では、薄い単層ハードマスクを用いて高精度のゲートパターン形成が可能となる。
請求項（抜粋）：
二層ゲート構造を有する不揮発性メモリセル形成領域と一層ゲート構造を有するロジック回路形成領域が混載する半導体装置の製造方法において、前記一層ゲート構造と前記二層ゲート構造を形成する工程が、基板成長表面全域に第1ゲート絶縁膜、第1導電膜、第2ゲート絶縁膜をこの順に積層形成する工程と、該ロジック回路形成領域上の前記第1ゲート絶縁膜、前記第1導電膜および前記第2ゲート絶縁膜をエッチング除去する工程と、該ロジック回路形成領域上の基板露出面上に第3ゲート絶縁膜を形成する工程と、基板成長表面全域に第2導電膜を形成する工程と、前記第2導電膜上に第1ハードマスク層と第2ハードマスク層を積層形成する工程と、該ロジック回路形成領域上の前記第2ハードマスク層をエッチング除去する工程と、該メモリセル形成領域上の前記第1ハードマスク層および前記第2ハードマスク層をパターニングし、二層ゲート用ハードマスクパターンを形成する工程と、該ロジック回路形成領域上の前記第1ハードマスク層をパターニングし、一層ゲート用ハードマスクパターンを形成する工程と、前記一層ゲート用ハードマスクパターンをエッチングマスクとして、ロジック回路形成領域上の第1導電膜をエッチングして一層ゲート構造を形成する工程と、前記二層ゲート用ハードマスクパターンをエッチングマスクとして、メモリセル形成領域上の第2導電膜と第2ゲート絶縁膜と第1導電膜をエッチングして、二層ゲート構造を形成する工程とを有することを特徴とする半導体装置の製造方法。
IPC (6件)：
H01L 27/115 ,  H01L 21/8234 ,  H01L 27/088 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792
FI (3件)：
H01L 27/10 434 ,  H01L 27/08 102 C ,  H01L 29/78 371
Fターム (39件)：
5F001AA01 ,  5F001AA09 ,  5F001AA17 ,  5F001AA30 ,  5F001AB02 ,  5F001AB08 ,  5F001AD44 ,  5F001AD62 ,  5F001AG10 ,  5F001AG12 ,  5F001AG17 ,  5F001AG21 ,  5F048AA01 ,  5F048AB01 ,  5F048AB02 ,  5F048AB03 ,  5F048BA01 ,  5F048BB05 ,  5F048BF07 ,  5F048BF11 ,  5F048BG12 ,  5F048DA18 ,  5F048DA19 ,  5F083EP02 ,  5F083EP22 ,  5F083EP23 ,  5F083EP43 ,  5F083EP55 ,  5F083FR00 ,  5F083GA27 ,  5F083JA15 ,  5F083JA35 ,  5F083JA38 ,  5F083PR03 ,  5F083PR07 ,  5F083PR21 ,  5F083PR36 ,  5F083PR38 ,  5F083PR40
引用特許：
審査官引用 (5件)
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