特許
J-GLOBAL ID：200903030627868040

メモリ搭載集積回路およびそのテスト方法

発明者：
中村 英之

中村 英之 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 丸山 隆夫
公報種別：公開公報
出願番号（国際出願番号）：特願平11-205391
公開番号（公開出願番号）：特開2001-035192
出願日： 1999年07月19日
公開日（公表日）： 2001年02月09日
要約：
【要約】【課題】 テスタにかかるコストを低減し、またテスト用の入出力端子の数を抑制しつつ、原理的に全ての不良内容を外部にモニタすることができるようなメモリ搭載集積回路およびメモリテスト方法を提供すること。【解決手段】 少なくとも、BIST回路と、メモリとを搭載したメモリ搭載集積回路であって、前記BIST回路は、正常なメモリにおけるデータを格納するデータ格納手段と、前記メモリからのメモリテスト結果信号と前記データ格納手段からのデータとを比較して第1の比較信号を出力する比較手段と、前記比較手段により出力された第1の比較信号から、外部に出力するように制御する制御手段と、前記制御手段により、外部に不良データを出力する出力手段とを有することを特徴とする。
請求項（抜粋）：
少なくとも、BIST回路と、メモリとを搭載したメモリ搭載集積回路であって、前記BIST回路は、正常なメモリにおけるデータを格納するデータ格納手段と、前記メモリからのメモリテスト結果信号と前記データ格納手段からのデータとを比較して第1の比較信号を出力する比較手段と、前記比較手段により出力された第1の比較信号から、外部に出力するように制御する制御手段と、前記制御手段により、外部に不良データを出力する出力手段と、を有することを特徴とするメモリ搭載集積回路。
IPC (3件)：
G11C 29/00 671 ,  G11C 29/00 675 ,  G06F 12/16 330
FI (3件)：
G11C 29/00 671 B ,  G11C 29/00 675 L ,  G06F 12/16 330 A
Fターム (13件)：
5B018GA03 ,  5B018GA06 ,  5B018HA31 ,  5B018JA12 ,  5B018JA21 ,  5B018KA02 ,  5B018KA13 ,  5B018NA10 ,  5B018QA13 ,  5B018RA11 ,  5L106DD08 ,  5L106DD22 ,  5L106DD23
引用特許：
審査官引用 (3件)

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