特許
J-GLOBAL ID：200903030867323939

半導体装置及びその製造方法

発明者：
見方 祐一

見方 祐一 について

, 
勝井 修二

勝井 修二 について

, 
赤堀 浩史

赤堀 浩史 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 竹村 壽
公報種別：公開公報
出願番号（国際出願番号）：特願平10-375423
公開番号（公開出願番号）：特開2000-183346
出願日： 1998年12月15日
公開日（公表日）： 2000年06月30日
要約：
【要約】【課題】 ポリシリコンからなるゲート電極の膜応力を低く押さえることによりゲート絶縁膜の信頼性を向上させその総電荷量Qbdを大きくさせる半導体装置及びその製造方法を提供する。【解決手段】 ポリシリコンから構成されたゲート電極の膜応力を低く押さえることによりゲート酸化膜の信頼性を向上させる。膜応力は、成膜温度と密接な関係を持ち、640°C以上の高温で成膜することにより膜応力を従来より低減させることが可能になる。このとき応力が低減すると共に酸化膜の総電荷量Qbdも増加し、ゲート酸化膜の信頼性が向上する。ポリシリコン膜を640°C以上で成膜することによりゲート電極の膜応力の絶対値を200MPa以下にすることができる。
請求項（抜粋）：
半導体基板と、前記半導体基板に形成されたソース/ドレイン領域と、前記半導体基板の前記ソース/ドレイン領域間の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたポリシリコン膜を含むゲート電極とを備え、前記ゲート電極の膜応力の絶対値が200MPa以下であることを特徴とする半導体装置。
IPC (6件)：
H01L 29/78 ,  H01L 21/205 ,  H01L 27/115 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792
FI (4件)：
H01L 29/78 301 G ,  H01L 21/205 ,  H01L 27/10 434 ,  H01L 29/78 371
Fターム (47件)：
5F001AA04 ,  5F001AA25 ,  5F001AB02 ,  5F001AD12 ,  5F001AE08 ,  5F001AF07 ,  5F001AG17 ,  5F040DA00 ,  5F040EA08 ,  5F040EC00 ,  5F040EC01 ,  5F040EC07 ,  5F040EC12 ,  5F040EC13 ,  5F040EH02 ,  5F040EH05 ,  5F040EJ03 ,  5F045AA06 ,  5F045AB03 ,  5F045AB32 ,  5F045AC01 ,  5F045AC11 ,  5F045AC13 ,  5F045AD09 ,  5F045AD10 ,  5F045AE21 ,  5F045AF03 ,  5F045BB16 ,  5F045CA05 ,  5F045CB10 ,  5F045DA69 ,  5F045DP04 ,  5F045DQ06 ,  5F045EK11 ,  5F045EM10 ,  5F045GB12 ,  5F045HA13 ,  5F045HA16 ,  5F083EP15 ,  5F083EP27 ,  5F083ER21 ,  5F083GA30 ,  5F083JA32 ,  5F083JA35 ,  5F083JA39 ,  5F083JA53 ,  5F083PR40
引用特許：
審査官引用 (9件)
全件表示
引用文献：
審査官引用 (1件)

前のページに戻る

TOP

BOTTOM