電荷蓄積場所を有するメモリ

発明者： , ,
出願人/特許権者：
代理人 (1件)：桑垣衛
公報種別：公表公報
出願番号（国際出願番号）：特願2006-532423
公開番号（公開出願番号）：特表2007-500949
出願日： 2004年04月16日
公開日（公表日）： 2007年01月18日
要約：

メモリは、チャネル領域(1725)を含む半導体構造(1105)の対向する側壁に隣接するゲート構造と、ゲート構造と対向する側壁との間にある複数の電荷蓄積場所(1713、1715、1709及び1711)とを有する。チャネル領域は、2つの電流端子領域間に配置され、それらの電流端子領域は一例ではソース/ドレイン領域としての役割を果たす。メモリセルは、メモリセルのアレイ(1801)内に実装することができ、一方のゲート構造が1つのワード線に結合され、他方のゲート構造が別のワード線に結合される。一例では、各セルは、それぞれが1ビットのデータを記憶する、4つの電荷蓄積場所を含む。

請求項（抜粋）：

メモリデバイスであって、基板と、該基板上にある半導体構造であって、第1の電流領域と第2の電流領域との間にあるチャネル領域を含み、第1の側壁と第2の側壁とを有し、該第2の側壁は該第1の側壁に対向する、半導体構造と、前記第1の側壁に隣接するゲート構造であって、前記チャネル領域は該ゲート構造に隣接する前記第1の側壁に沿って配置される部分を含む、ゲート構造と、前記第1の側壁と前記ゲート構造との間に少なくともその一部が配置される、電荷蓄積場所とを備える、メモリデバイス。

IPC (4件)：

H01L 21/824 , H01L 29/788 , H01L 29/792 , H01L 27/115

FI (2件)：

H01L29/78 371 , H01L27/10 434

Fターム (21件)：

5F083EP09 , 5F083EP13 , 5F083EP17 , 5F083EP22 , 5F083ER01 , 5F083ER11 , 5F083ER21 , 5F083ER30 , 5F083HA02 , 5F083HA07 , 5F083JA04 , 5F083ZA21 , 5F101BA02 , 5F101BA45 , 5F101BB02 , 5F101BD02 , 5F101BD30 , 5F101BE02 , 5F101BE05 , 5F101BE07 , 5F101BF05

引用特許：

審査官引用 (3件)

半導体記憶装置とその製造方法
公報種別：公開公報出願番号：特願平8-018623 出願人：株式会社日立製作所
極薄垂直ボデイトランジスタを有するフラッシュメモリ
公報種別：公表公報出願番号：特願2002-565353 出願人：マイクロン・テクノロジー・インコーポレーテッド
不揮発性半導体記憶装置およびその動作方法
公報種別：公開公報出願番号：特願2000-180762 出願人：ソニー株式会社

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