特許
J-GLOBAL ID：200903089917867115
極薄垂直ボデイトランジスタを有するフラッシュメモリ
発明者：
,
出願人/特許権者：
代理人 (1件)：
加藤 紘一郎
公報種別：公表公報
出願番号（国際出願番号）：特願2002-565353
公開番号（公開出願番号）：特表2004-527904
出願日： 2002年02月04日
公開日（公表日）： 2004年09月09日
要約：
極薄垂直ボデイトランジスタ(200)を有するフラッシュメモリの構造及びその作製方法。フラッシュメモリは、フローティングゲートトランジスタ(200)を備えたメモリセルのアレイを有する。各フローティングゲートトランジスタ(200)は、半導体基板(202)から外方に延びるピラー(201)を有する。ピラー(201)は、酸化物層(208)により垂直方向に分離された第1の単結晶コンタクト層(204)と第2のコンタクト層(206)とを有する。単結晶垂直トランジスタ(210)がピラーの側部に沿って形成されている。単結晶垂直トランジスタ(210)は、極薄単結晶垂直ボデイ領域(212)が第1の極薄単結晶ソース/ドレイン領域(214)と第2の極薄単結晶垂直ソース/ドレイン領域(216)とを分離したものである。フローティングゲート(212)は極薄単結晶垂直ボデイ領域(212)と対向し、制御ゲート(218)は絶縁層(220)によりフローティングゲート(212)から分離されている。
請求項（抜粋）：
フローティングゲートトランジスタであって、
半導体基板から外方に延び、第1の単結晶コンタクト層と第2のコンタクト層とが酸化物層により垂直方向に分離されたピラーと、
ピラーの側部に沿って形成され、極薄単結晶垂直ボデイ領域が第1の極薄単結晶垂直ソース/ドレイン領域と、第2の極薄単結晶垂直ソース/ドレイン領域とを分離する単結晶垂直トランジスタと、
極薄単結晶垂直ボデイ領域に対向するフローティングゲートと、
絶縁層によりフローティングゲートから分離された制御ゲートとより成るフローティングゲートトランジスタ。
IPC (8件)：
H01L21/8247
, H01L21/20
, H01L21/225
, H01L21/762
, H01L21/764
, H01L27/115
, H01L29/788
, H01L29/792
H01L29/78 371
, H01L21/20
, H01L21/225 P
, H01L21/76 A
, H01L21/76 D
, H01L27/10 434
5F032AA03
, 5F032AA07
, 5F032AC02
, 5F032CA17
, 5F032DA25
, 5F032DA26
, 5F032DA33
, 5F032DA47
, 5F032DA74
, 5F052AA11
, 5F052DA01
, 5F052GC05
, 5F052HA01
, 5F052HA04
, 5F052HA07
, 5F052HA08
, 5F052JA01
, 5F083EP13
, 5F083EP22
, 5F083ER02
, 5F083ER09
, 5F083ER19
, 5F083ER22
, 5F083ER30
, 5F083GA09
, 5F083HA02
, 5F083PR25
, 5F083PR33
, 5F083PR40
, 5F101BA02
, 5F101BA12
, 5F101BB02
, 5F101BC11
, 5F101BD16
, 5F101BD30
, 5F101BE07
, 5F101BH16
