特許
J-GLOBAL ID：200903031264376686
アドレス変換速度アップのための並列アクセスマイクロ-TLB
発明者：
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出願人/特許権者：
代理人 (1件)：
石田 敬 (外3名)
公報種別：公表公報
出願番号（国際出願番号）：特願平8-526887
公開番号（公開出願番号）：特表平11-501744
出願日： 1996年02月29日
公開日（公表日）： 1999年02月09日
要約：
【要約】メモリマネージメントユニット(124)(MMU)は、1個の命令キャッシュ(102)と2個のデータキャッシュ(103、104)によってそれぞれMMUに供給された3個の要求に同時にサービスする能力を有する変換索引バッファ(108)を有している。さらに、アービタ(113)は、優先度の低いソースからの要求へのサービスにおいて過度な遅延を避ける処理方法を使用して、MMUによって、優先度の異なるソースからの数個のペンディング要求の内の1個を即値処理のために選択する。
請求項（抜粋）：
コンピュータシステムにおいてバーチャル(仮想)からフィジカルへのアドレス変換のためのメモリマネージメントユニットであって、複数のエントリーと該各エントリーに対する複数の比較器とを含む変換索引バッファを含むものにおいて、前記各エントリーはアドレスフィールドを有し、前記エントリーの前記各アドレスフィールドは前記エントリーに対する前記複数の比較器のそれぞれの第1の入力ラインに接続され、前記メモリマネージメントユニットによって変換されるべき各バーチャルアドレスを示す複数の信号のそれぞれは前記複数の比較器のそれぞれの第2の入力ライン上に搬送され、さらに前記エントリーのそれぞれの前記アドレスフィールドに記憶されたアドレスはそれぞれ同時に前記複数の信号のそれぞれによって示される各バーチャルアドレスと比較されるものである、メモリマネージメントユニット。
IPC (2件)：
FI (3件)：
G06F 12/10 A
, G06F 12/08 Q
, G06F 12/08 G
