特許
J-GLOBAL ID：200903031729640067

半導体デバイスの製造方法

発明者：
古川 有紀子

古川 有紀子 について

, 
ジョン マクニール

ジョン マクニール について


出願人/特許権者：
コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ

コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ について


代理人 (5件)： 杉村 憲司 ,  杉村 興作 ,  来間 清志 ,  藤谷 史朗 ,  澤田 達也
公報種別：公表公報
出願番号（国際出願番号）：特願2007-552788
公開番号（公開出願番号）：特表2008-529296
出願日： 2006年01月25日
公開日（公表日）： 2008年07月31日
要約：
本発明は、半導体デバイスの製造方法に関するものである。この方法では、半導体デバイスは、基板(10)を具え、この基板(10)は、表面(25)を有する低-kの前駆物質層(20)で覆われている。この工程の後、部分硬化工程が行われ、前記低-kの前駆物質層(20)の表面(25)またはその近くに緻密層(30)が形成される。この緻密層(30)は、保護層(30)として作用することができる。前記低-kの前駆物質層(20)は、未硬化、または部分的に硬化された状態で適用できる特性を有する材料の群から選択される。この方法の主な利点は、前記緻密層(30)が、前記低-kの前駆物質層(20)自体から形成されるため、別個の保護層(30)を低-kの前駆物質層(20)に設ける必要がない点である。したがって、前記緻密層(30)は、前記低-kの前駆物質層(20)に対して良好な接着性を有する。
請求項（抜粋）：
基板を設ける工程と、 硬化された状態で低い誘電率を有する群から選択される、未硬化、または部分的にのみ硬化された誘電材料からなる、露出表面を有する誘電体層を、前記基板に適用する工程と、 前記誘電材料を硬化する工程と を具え、 前記硬化工程は、 前記露出表面またはその付近の前記誘電材料内に、少なくとも一のさらなる製造工程中に、保護層として作用する緻密層を形成するための第一の部分硬化と、前記誘電材料であるバルク材料を硬化するための第二の硬化とからなることを特徴とする半導体デバイスの製造方法。
IPC (2件)：
H01L 21/768 ,  H01L 21/316
FI (2件)：
H01L21/90 P ,  H01L21/316 P
Fターム (45件)：
5F033GG00 ,  5F033GG04 ,  5F033HH08 ,  5F033HH11 ,  5F033HH18 ,  5F033HH21 ,  5F033HH32 ,  5F033HH33 ,  5F033HH34 ,  5F033HH36 ,  5F033MM01 ,  5F033MM12 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033PP11 ,  5F033PP14 ,  5F033QQ09 ,  5F033QQ12 ,  5F033QQ28 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ74 ,  5F033RR01 ,  5F033RR06 ,  5F033RR29 ,  5F033SS11 ,  5F033SS12 ,  5F033SS15 ,  5F033WW00 ,  5F033WW01 ,  5F033WW03 ,  5F033WW05 ,  5F033WW06 ,  5F033WW07 ,  5F033XX03 ,  5F033XX12 ,  5F033XX24 ,  5F058AC03 ,  5F058AG07 ,  5F058AH02 ,  5F058BC05 ,  5F058BD07 ,  5F058BH16 ,  5F058BJ02
引用特許：
出願人引用 (2件)
  • 米国特許第6528409号公報
  • 米国特許第6531755号公報
審査官引用 (4件)
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