特許
J-GLOBAL ID：200903031856523266

半導体集積回路

発明者：
今宮 賢一

今宮 賢一 について

, 
池橋 民雄

池橋 民雄 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-319161
公開番号（公開出願番号）：特開2000-150789
出願日： 1998年11月10日
公開日（公表日）： 2000年05月30日
要約：
【要約】【課題】本発明は、キャパシタの素子面積を大きくしなくてもキャパシタの大容量化を図ることを最も主要な特徴とする。【解決手段】キャパシタは、半導体基板20の表面領域に設けられた一対のN型半導体領域27、28と、半導体領域27、28間のチャネル領域29上に絶縁膜30を介して設けられた電極31と、電極31上に絶縁膜32を介して設けられた電極33とを具備し、一対のN型半導体領域27、28は共に電極33と電気的に接続され、この共通接続ノードがキャパシタの一方電極T1として使用され、電極31がキャパシタの他方電極T2として使用される。
請求項（抜粋）：
第1導電型の第1半導体領域と、上記第1半導体領域内にソース、ドレイン領域が設けられ、上記第1半導体領域上に第1絶縁膜を介してゲート電極が設けられたMOS型トランジスタと、容量素子とを具備し、上記容量素子は、上記第1半導体領域上を含む半導体基板に上記第1絶縁膜と同一材料からなる第2絶縁膜を介して設けられた第1電極と、上記第1電極上に第3絶縁膜を介して設けられ第2電極とを有し、上記第1電極と第2電極との間に容量が形成されてなることを特徴とする半導体集積回路。
IPC (4件)：
H01L 27/04 ,  H01L 21/822 ,  H01L 21/8234 ,  H01L 27/06
FI (2件)：
H01L 27/04 C ,  H01L 27/06 102 A
Fターム (20件)：
5F038AC05 ,  5F038AC09 ,  5F038AC15 ,  5F038AZ10 ,  5F038BB04 ,  5F038BB05 ,  5F038BB08 ,  5F038BG03 ,  5F038BG05 ,  5F038CD09 ,  5F038DF01 ,  5F038DF05 ,  5F038EZ18 ,  5F038EZ20 ,  5F048AA01 ,  5F048AB08 ,  5F048AB10 ,  5F048AC10 ,  5F048BA01 ,  5F048BB12
引用特許：
審査官引用 (3件)
  • 半導体装置及びその製造方法
    公報種別：公開公報   出願番号：特願平8-227649   出願人：新日本製鐵株式会社
  • 半導体メモリ素子
    公報種別：公開公報   出願番号：特願平7-305470   出願人：株式会社日立製作所
  • 半導体装置
    公報種別：公開公報   出願番号：特願平5-273954   出願人：株式会社日立製作所

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