特許
J-GLOBAL ID：200903031901088584

出力バッファ回路

発明者：
落合 聡一

落合 聡一 について

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三浦 清志

三浦 清志 について

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木原 広己

木原 広己 について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平9-191651
公開番号（公開出願番号）：特開平11-041082
出願日： 1997年07月16日
公開日（公表日）： 1999年02月12日
要約：
【要約】【課題】製造プロセスの工程数の増加や複雑化を招くことのない出力バッファ回路を提供する。【解決手段】レベルシフト回路3aを5V電源と基準電位(0V)VEEとの間に直列に接続されたPMOSトランジスタPT31,PT33およびNMOSトランジスタNT33,NT31、PMOSトランジスタPT32,PT34およびNMOSトランジスタNT34,NT32、並びにインバータINV31を有し、かつPMOSトランジスタPT33およびPT34のゲートを3.3Vより低い1.7Vでバイアスし、信号SP2の出力ノードND32の電位を2.5Vから5Vの範囲で振幅するように構成し、出力バッファ4aのPMOSトランジスタPT41のゲートに2.5V〜5Vの信号SP2を印加する。これにより、レベルシフト回路3aを3.3V耐圧のMOSトランジスタにより構成できる。
請求項（抜粋）：
基準電位レベルと第1の電源電圧レベルとの間で振幅する入力信号を基準電位レベルと第1の電源電圧より高い第2の電源電圧レベルで振幅する信号として出力する出力バッファ回路であって、上記第2の電源に対して並列に接続された第1および第2の第1導電型電界効果トランジスタと、上記基準電位に対して並列に接続された第1および第2の第2導電型電界効果トランジスタと、上記第1の第1導電型電界効果トランジスタに対して直列に接続され、その接続点が上記第2の第1導電型電界効果トランジスタのゲートに接続された第3の第1導電型電界効果トランジスタと、上記第2の第1導電型電界効果トランジスタに対して直列に接続され、その接続点が上記第1の第1導電型電界効果トランジスタのゲートに接続された第4の第1導電型電界効果トランジスタと、上記第3の第1導電型電界効果トランジスタと上記第1の第2導電型電界効果トランジスタとの間に直列に接続された第3の第2導電型電界効果トランジスタと、上記第4の第1導電型電界効果トランジスタと上記第4の第2導電型電界効果トランジスタとの間に直列に接続された第4の第2導電型電界効果トランジスタとを有し、上記第3および第4の第1導電型電界効果トランジスタのゲートが上記第1の電源電圧より低い第3の電源電圧でバイアスされ、上記第3および第4の第2導電型電界効果トランジスタのゲートが上記第1の電源電圧でバイアスされ、上記第1の第2導電型電界効果トランジスタのゲートに入力信号が供給され、上記第2の第2導電型電界効果トランジスタのゲートに当該入力信号の反転信号が供給されるレベルシフト回路と、上記第2の電源と出力端子との間に接続され、ゲートが上記第2と第4の第1導電型電界効果トランジスタの接続点または上記第1と第3の第1導電型電界効果トランジスタの接続点のいずれか一方に接続された第5の第1導電型電界効果トランジスタと、基準電位と上記出力端子との間に直列に接続された第5および第6の第2導電型電界効果トランジスタとを有し、上記第5の第2導電型電界効果トランジスタのゲートが上記第1の電源電圧でバイアスされ、上記第6の第2導電型電界効果トランジスタのゲートに上記第5の第1導電型電界効果トランジスタのゲートへの供給信号と同相の信号が供給される出力バッファとを有する出力バッファ回路。
IPC (2件)：
H03K 19/0175 ,  H03K 19/0948
FI (2件)：
H03K 19/00 101 F ,  H03K 19/094 B
引用特許：
審査官引用 (4件)
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