特許
J-GLOBAL ID：200903032434846646

サンプリングレベル変換回路と2相及び多相展開回路並びに表示装置

発明者：
芳賀 浩史

芳賀 浩史 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 加藤 朝道
公報種別：公開公報
出願番号（国際出願番号）：特願2001-307397
公開番号（公開出願番号）：特開2003-115758
出願日： 2001年10月03日
公開日（公表日）： 2003年04月18日
要約：
【要約】【課題】端子数を縮減し、低消費電力化を図るレベル変換回路、該レベル変換回路を備えた展開回路の提供。【解決手段】高位側電源と低位側電源間に直列形態に接続された第1乃至第3のMOSトランジスタMP1、MN3、MP2と、第1、第2のMOSトランジスタMP1、MN3の接続点に接続されている容量C2と、入力端子と第3のMOSトランジスタMN2のゲート端子との間に接続された第4のMOSトランジスタMN1と、第3のMOSトランジスタMN2のゲートに接続されている容量C1と、を備え、第1、第2のMOSトランジスタMP1、MN3のゲートにはサンプリングパルス信号SMPが共通入力され、第4のMOSトランジスタMN1のゲートにはサンプリングパルス信号SMPの反転信号XSMPが入力される。
請求項（抜粋）：
入力されるサンプリング制御信号に基づき、セットアップ期間に、出力ノードの充電パスに挿入されているスイッチ素子をオンし前記出力ノードを高位側電源電圧にプリチャージする手段と、入力信号電圧をサンプリングする手段と、を備え、前記セットアップ期間中、前記入力されるサンプリング制御信号に基づき、前記出力ノードの放電パスはオフ状態に保たれ、前記入力されるサンプリング制御信号で規定される出力期間には、前記セットアップ期間にサンプリングされた前記入力信号電圧の論理値に応じて、前記出力ノードの放電パスに挿入されているスイッチ素子がオン又はオフされ、前記放電パスに挿入されている前記スイッチ素子がオンのとき、前記放電パスはオン状態とされて、プリチャージされた前記出力ノードの放電が行われ、前記放電パスに挿入されている前記スイッチ素子がオフのとき、プリチャージされた前記出力ノードの放電は行われない、構成とされている、ことを特徴とするサンプリングレベル変換回路。
IPC (6件)：
H03K 19/0185 ,  G09G 3/20 611 ,  G09G 3/20 612 ,  G09G 3/20 623 ,  G09G 3/30 ,  G09G 3/36
FI (6件)：
G09G 3/20 611 A ,  G09G 3/20 612 D ,  G09G 3/20 623 L ,  G09G 3/30 H ,  G09G 3/36 ,  H03K 19/00 101 B
Fターム (34件)：
5C006AA16 ,  5C006AC21 ,  5C006AF42 ,  5C006BB11 ,  5C006BF11 ,  5C006BF46 ,  5C006FA42 ,  5C006FA47 ,  5C080AA06 ,  5C080AA10 ,  5C080BB05 ,  5C080DD23 ,  5C080DD26 ,  5C080EE29 ,  5C080FF09 ,  5C080JJ02 ,  5C080JJ03 ,  5C080JJ04 ,  5C080JJ05 ,  5J056AA32 ,  5J056BB17 ,  5J056BB53 ,  5J056CC14 ,  5J056CC18 ,  5J056CC21 ,  5J056DD13 ,  5J056DD28 ,  5J056DD51 ,  5J056EE11 ,  5J056EE12 ,  5J056FF07 ,  5J056FF08 ,  5J056GG06 ,  5J056KK01
引用特許：
審査官引用 (8件)
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