特許

J-GLOBAL ID：200903032619740259

半導体保護装置及び半導体保護装置の製造方法

発明者： 成田 薫
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 畑 泰之
公報種別：公開公報
出願番号（国際出願番号）：特願平11-255829
公開番号（公開出願番号）：特開2001-085534
出願日： 1999年09月09日
公開日（公表日）： 2001年03月30日
要約：

【要約】【課題】 CDMCharged Device Modelモード静電パルスの様な、高速の過電圧に対しても保護能力が高く、LSIの微細化に際して保護能力が低下せず、通常のCMOSLSIの製造行程に特別な行程を付加せずに同一チップ上に形成できる半導体保護装置を提供する。【解決手段】 サイリスタ素子としてのアノード電極103とカソード電極104間の距離、及び、ダイオード素子としてのアノード電極106とカソード電極105間の距離をLSIの製造技術が許す限り最小にすることができる構造とした。このため起動速度が速く、導通時の内部抵抗も低くなるため、高速のパルスが印加された場合でも内部回路の電圧上昇を低く抑えることが可能である。

請求項（抜粋）：

半導体基板上に形成された第1導電型のウエルと、このウエルに直接的に接して形成された第2導電型のウエルとから構成され、前記第2導電型ウエル内に形成された第1導電型の第1拡散層と、前記第1導電型ウエル内に形成され、前記第1拡散層と近接して対向して設けられた第2導電型の第2拡散層と、前記第1導電型ウエルと前記第2導電型ウエルとの界面上であって、当該第1拡散層と、当該第2拡散層とが近接して対向配置せしめられている部位とは異なる部位に於て、前記第1導電型ウエルと前記第2導電型ウエルとにまたがって設けられた第2導電型の第3拡散層と、前記第1導電型ウエル内に形成され、前記第3の拡散層に近接対向して設けられた第1導電型の第4拡散層を有し、前記第1及び第3の拡散層は第1の端子に、前記第2及び第4拡散層は第2の端子に接続されていることを特徴とする半導体保護装置。

IPC (6件)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 29/74 ,  H01L 21/332

FI (5件)：

H01L 27/08 321 H ,  H01L 27/04 H ,  H01L 29/74 G ,  H01L 29/74 W ,  H01L 29/74 301

Fターム (33件)：

5F005AA04 ,  5F005AH01 ,  5F005AH02 ,  5F005CA01 ,  5F038BH00 ,  5F038BH02 ,  5F038BH06 ,  5F038BH07 ,  5F038BH13 ,  5F038BH18 ,  5F038BH20 ,  5F038EZ01 ,  5F038EZ13 ,  5F038EZ20 ,  5F048AA01 ,  5F048AA02 ,  5F048AA03 ,  5F048AB04 ,  5F048AC03 ,  5F048AC10 ,  5F048BB05 ,  5F048BC03 ,  5F048BC06 ,  5F048BE03 ,  5F048BE09 ,  5F048BG16 ,  5F048CC00 ,  5F048CC01 ,  5F048CC08 ,  5F048CC10 ,  5F048CC13 ,  5F048CC15 ,  5F048CC19

引用特許：

出願人引用 (3件)

• 半導体素子
  公報種別：公開公報   出願番号：特願平7-193339   出願人：日本電気株式会社
• 半導体入力保護素子
  公報種別：公開公報   出願番号：特願平5-046190   出願人：日本電気株式会社
• 高速バイポーラ/BiCMOS回路のESD保護のための改良されたバイポーラSCRトリガリング
  公報種別：公開公報   出願番号：特願平8-293083   出願人：テキサスインスツルメンツインコーポレイテツド