特許

J-GLOBAL ID：200903032689945397

半導体装置及びその製造方法

発明者： 小野 昇太郎 ,  川口 雄介 ,  中川 明夫
出願人/特許権者： 株式会社東芝
代理人 (6件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2003-118462
公開番号（公開出願番号）：特開2004-327598
出願日： 2003年04月23日
公開日（公表日）： 2004年11月18日
要約：

【課題】オン抵抗が低く、高速なスイッチング特性を有する半導体装置を提供する。【解決手段】n- 型エピタキシャル層12と、n- 型エピタキシャル層12上に形成されたp型ベース領域13と、p型ベース領域13上に形成されたn+ 型ソース領域14と、n+ 型ソース領域14の表面からこのn+ 型ソース領域14及びp型ベース領域13に亘って形成され、n+ 型ソース領域14を貫通し、その深さはp型ベース領域13の最も深い底部より浅く、その底面下にはp型ベース領域13が存在しないトレンチ15と、トレンチ15の対向する両側面上にゲート絶縁膜17を介して形成され、互いに離隔したゲート電極18と、トレンチ15の両側面上のゲート電極18間に絶縁膜19を介して形成された導電性材料とから構成される。【選択図】 図1

請求項（抜粋）：

第1導電型の第1半導体層と、 前記第1半導体層上に形成された第2導電型の第2半導体領域と、 前記第2半導体領域上に選択的に形成された第1導電型の第3半導体領域と、 前記第3半導体領域の表面から前記第3半導体領域及び前記第2半導体領域に亘って形成され、前記第3半導体領域を貫通し、その深さは前記第2半導体領域の最も深い底部より浅く、その底面下には第2半導体領域が存在しないトレンチと、 前記トレンチの対向する両側面上にゲート絶縁膜を介して形成され、互いに離隔したゲート電極と、 前記トレンチの両側面上の前記ゲート電極間に絶縁膜を介して形成された導電性材料と、 を具備することを特徴とする半導体装置。

IPC (2件)：

H01L29/78 ,  H01L21/336

FI (6件)：

H01L29/78 653A ,  H01L29/78 652J ,  H01L29/78 652K ,  H01L29/78 652M ,  H01L29/78 658A ,  H01L29/78 658F

引用特許：

審査官引用 (4件)

• 電界効果トランジスタおよびその製造方法
  公報種別：公開公報   出願番号：特願平7-340430   出願人：関西日本電気株式会社
• 改良された低電圧パワーMOSFET素子およびその製造処理
  公報種別：公開公報   出願番号：特願2001-105673   出願人：インターナショナル・レクチファイヤー・コーポレーション
• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平11-068073   出願人：株式会社東芝, 加賀東芝エレクトロニクス株式会社
• 半導体装置とその製造方法
  公報種別：公開公報   出願番号：特願平11-298638   出願人：三洋電機株式会社