半導体記憶装置およびその動作方法

発明者： ,
出願人/特許権者：
代理人 (1件)：深見久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-328151
公開番号（公開出願番号）：特開平8-180699
出願日： 1994年12月28日
公開日（公表日）： 1996年07月12日
要約：

【要約】【目的】不良ビットを冗長回路で救済するばかりでなく、不良ビットからのリーク電流を抑制できる半導体記憶装置を提供する。【構成】読出、書込動作においては、不良メモリセル200が存在するビット線対群100は、スペアビット線対群104に置換される。ビット線イコライズ回路14およびセンスアンプの電源供給配線S2P、S2Nへのプリチャージ電位の供給は、上記ビット線対群ごとに接地されている配線VBLn により行なわれている。上記置換を行なう際に、ヒューズ素子28により、ビット線対群100へのプリチャージ電位の供給はカットされる。

請求項（抜粋）：

複数のメモリセルから構成され、一定数のメモリセル列または一定数のメモリセル行を単位として情報の読出、書込が行なわれるメモリセルアレイを備え、前記メモリセルアレイのうち、複数個の前記読出、書込の単位が正規のメモリセルアレイを構成し、かつ前記メモリセルアレイのうち、少なくとも1つの前記読出、書込の単位が前記正規のメモリセルアレイ中に不良メモリセルが存在する場合に、該当する読出、書込の単位を置換する予備のメモリセルアレイを構成し、記憶情報の第1の論理レベルに対応する第1の電位を供給する第1の電源と、記憶情報の第2の論理レベルに対応する第2の電位を供給する第2の電源と、各々が前記メモリセルの少なくとも1つと接続された複数のビット線と、各々が前記ビット線と接続され、前記メモリセルの記憶情報に応じて第1の電位または第2の電位を出力する複数のセンスアンプとをさらに備え、前記センスアンプは、第1の電位が供給される第1の電源入力端と、第2の電位が供給される第2の電源入力端とを含み、第3の電位を供給する第3の電源と、前記メモリセルアレイの前記読出、書込の単位のそれぞれに前記第3の電位を供給する複数の電源配線と、外部からの制御信号に応じて、前記メモリセルの記憶情報の読出、書込動作開始前に、前記ビット線の各々ならびに前記センスアンプの第1および第2の電源入力端の各々と、前記複数の電源配線から供給される第3の電位との結合を開閉する第1のスイッチ手段と、前記複数の電源配線と対応する前記複数の読出、書込の単位との間の接続を、それぞれ個別かつ不揮発的に設定できる複数の第2のスイッチ手段とをさらに備えた、半導体記憶装置。

IPC (2件)：

G11C 29/00 301 , G11C 11/401

引用特許：

審査官引用 (6件)

半導体メモリ
公報種別：公開公報出願番号：特願平4-226895 出願人：株式会社日立製作所, 日立デバイスエンジニアリング株式会社
半導体装置
公報種別：公開公報出願番号：特願平3-218267 出願人：株式会社日立製作所, 日立デバイスエンジニアリング株式会社
半導体集積装置
公報種別：公開公報出願番号：特願平4-201658 出願人：九州日本電気株式会社

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