特許
J-GLOBAL ID：200903032883226776

半導体デバイスおよびその製造方法

発明者：
田村 好司

田村 好司 について


出願人/特許権者：
シャープ株式会社

シャープ株式会社 について


代理人 (3件)： 山本 秀策 ,  安村 高明 ,  大塩 竹志
公報種別：公開公報
出願番号（国際出願番号）：特願2003-155984
公開番号（公開出願番号）：特開2004-006902
出願日： 2003年05月30日
公開日（公表日）： 2004年01月08日
要約：
【課題】ゲートエッチングプロセスの間に、許容不可能なノッチがゲートに形成されることを回避し、ゲートの基部のくぼみ(ゲート基部の切削部)を最小に維持された半導体デバイスおよび0.18μm以上の技術に非常に有効である半導体の製造方法を提供する。【解決手段】本発明のトランジスタのゲート構造がハードマスクを用いることにより形成される。ハードマスクは、シリコン二酸化物層上にBARC(下部反射防止層)の二層構造を有する。フォトレジスト層が、ゲートに対応する部分の上に形成される。第1のエッチングによりゲート構造が形成される。フォトレジストの除去に続いて、第2のエッチングにより、BARCが完全に除去される。シリコン二酸化物層は、HFを用いた後続のウエットエッチングにより除去され得る。【選択図】 図6
請求項（抜粋）：
半導体デバイスを製造する半導体デバイスの製造方法であって、 基板を提供する工程と、 該基板上に酸化物層を形成する工程と、 該酸化物層上にシリコン層を形成する工程と、 該シリコン層上にハードマスクを形成する工程と、 該シリコン層のゲートに対応する部分上にフォトレジスト層を形成する工程と、 該フォトレジスト層を用いて該ハードマスクに第1のエッチングを実行する工程と、 該フォトレジスト層を除去する工程と、 該ハードマスクを用いて該シリコン層に第2のエッチングを実行する工程と、を包含する半導体デバイスの製造方法。
IPC (5件)：
H01L21/3065 ,  H01L21/28 ,  H01L29/423 ,  H01L29/49 ,  H01L29/78
FI (5件)：
H01L21/302 105A ,  H01L21/28 E ,  H01L21/28 301A ,  H01L29/58 G ,  H01L29/78 301G
Fターム (30件)：
4M104BB01 ,  4M104BB39 ,  4M104CC05 ,  4M104DD65 ,  4M104DD71 ,  4M104GG09 ,  4M104HH20 ,  5F004AA09 ,  5F004DA01 ,  5F004DA04 ,  5F004DA22 ,  5F004DA23 ,  5F004DB00 ,  5F004DB02 ,  5F004DB03 ,  5F004EA03 ,  5F004EA06 ,  5F004EA10 ,  5F004EA22 ,  5F004EB02 ,  5F004FA08 ,  5F140AA39 ,  5F140BA01 ,  5F140BF01 ,  5F140BF04 ,  5F140BF42 ,  5F140BG38 ,  5F140BG39 ,  5F140BG45 ,  5F140CE14
引用特許：
審査官引用 (5件)
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