特許
J-GLOBAL ID：200903033250218258

半導体記憶回路のデータ保持時間の延長装置及び延長方法

発明者：
岩田 徹

岩田 徹 について

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山内 寛行

山内 寛行 について

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福島 哲之

福島 哲之 について


出願人/特許権者：
松下電器産業株式会社

松下電器産業株式会社 について


代理人 (1件)： 前田 弘 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-012250
公開番号（公開出願番号）：特開平8-279285
出願日： 1996年01月26日
公開日（公表日）： 1996年10月22日
要約：
【要約】【課題】 待機中に、メモリセルトランジスタのPN接合を経て流れるリーク電流、及びビット線からメモリセルトランジスタを経て電荷蓄積ノードに流れるリーク電流を軽減して、リフレッシュ周期を長くし、低消費電力化を図る。【解決手段】 待機中に、完全停止期間では、電位切換回路8はセルプレートノード3の電位Vcpをバーストリフレッシュ時の高電位Vcp1(=1.8v)よりも低い低電位Vcp2(=0v)に切換える。従って、メモリセルトランジスタ4のPN接合11両端の電位差が低下し、PN接合を流れるリーク電流が減少する。同時に、ワードドライバ回路6はワード線WLの電位VWLをバーストリフレッシュ時の通常電位VWL1(=0v)よりも低い負電位VBB(=-1.5v)に切換える。その結果、メモリセルトランジスタ4は、そのゲート- ソース間電圧Vgsの低下により、オフの程度が強まり、ビット線から電荷蓄積ノード1に流れるリーク電流が軽減される。
請求項（抜粋）：
複数個のメモリセルを備え、前記各メモリセルは、各々、第1の電極と第2の電極との間に絶縁体を挟んで成るキャパシタと、制御電極及び他の2個の電極が基板上に配置されたメモリセルトランジスタとを有し、前記キャパシタは、その第2の電極がセルプレートに接続され、前記キャパシタの第1の電極と前記メモリセルトランジスタの2個の電極のうち一方の電極とが接続され、この接続点が電荷蓄積ノードとされ、前記メモリセルトランジスタは、その2個の電極のうち他方の電極がビット線に接続され、前記電荷蓄積ノードと基板との間にPN接合が形成され、待機中の第1の期間で少なくとも1つの前記メモリセルの電荷蓄積ノードに所定量の電荷を蓄積し、待機中の第2の期間で前記電荷の蓄積を停止する半導体記憶回路の前記電荷蓄積ノードでのデータの保持時間を延長する装置であって、前記セルプレートに接続される出力端子を有し、前記セルプレートの電位を、前記第1の期間では所定電位に設定し、前記第2の期間では前記PN接合の両端の電位差が前記第1の期間での電位差よりも小さくなるような電位に設定するセルプレート電位切換回路と、前記メモリセルトランジスタの制御電極に接続され、この制御電極の電位を、前記第1の期間では設定電位に設定し、前記第2の期間では前記メモリセルトランジスタのオフの程度を強めるような電位に設定する電極電位切換回路とを備えて、待機時に前記PN接合を流れるリーク電流及び前記メモリセルトランジスタを経て流れるオフ電流を少なく抑制することを特徴とする半導体記憶回路のデータ保持時間の延長装置。
IPC (4件)：
G11C 11/403 ,  G11C 11/407 ,  H01L 27/108 ,  H01L 21/8242
FI (3件)：
G11C 11/34 363 M ,  G11C 11/34 354 F ,  H01L 27/10 691
引用特許：
審査官引用 (4件)
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