半導体集積回路

発明者： , , , ,
出願人/特許権者：
代理人 (1件)：玉村静世
公報種別：公開公報
出願番号（国際出願番号）：特願2006-018517
公開番号（公開出願番号）：特開2007-201853
出願日： 2006年01月27日
公開日（公表日）： 2007年08月09日
要約：

【課題】SOI型のMOSトランジスタを用いたデータ保持型フリップフロップに対するボディーバイアス制御をその動作状態に応じて最適化する。【解決手段】SOI型のMOSトランジスタから成る複数個の回路は、電源スイッチ(10)による選択的な電源遮断の対象にされるマスタラッチ部(MLAT)と選択的な電源遮断の非対象にされるスレーブラッチ部(SLATdr)とから成るフリップフロップを有する。スレーブラッチ部は電源非遮断状態においてMOSトランジスタの閾値電圧が小さくなるようにボディーバイアス制御され、電源遮断状態においてMOSトランジスタの閾値電圧が大きくなるようにボディーバイアス制御される。これにより、電源非遮断状態においてフリップフロップの高速化が保障され、マスタラッチ部の動作電源遮断状態においてスレーブラッチ部におけるサブスレッショルドリーク電流が低減される。【選択図】図1

請求項（抜粋）：

基板の絶縁性薄膜上に、ソースとドレインとボディーと前記ボディー上のゲート絶縁膜と前記ゲート絶縁膜上のゲートとを備えたMOSトランジスタから成る複数個の回路を有し、前記複数個の回路の一部として制御回路と被制御回路とを含み、前記被制御回路は電源スイッチによる選択的な電源遮断の対象にされる電源遮断部と選択的な電源遮断の非対象にされる電源非遮断部とから成るフリップフロップを有し、前記電源遮断部は電源スイッチにより電源遮断が可能にされるマスタラッチ部であり、前記電源非遮断部は記憶ノードがマスタラッチ部の記憶ノードに選択的に接続可能にされたスレーブラッチ部であり、前記スレーブラッチ部は前記マスタラッチ部の電源遮断状態において前記マスタラッチ部が保持していたデータを保持し、前記制御部は、前記スレーブラッチ部を構成する前記MOSトランジスタのボディー電圧を制御し、そのボディー電圧制御による前記MOSトランジスタの閾値電圧は、前記マスタラッチ部の電源遮断状態よりも電源非遮断状態のときの方が小さくされる半導体集積回路。

IPC (5件)：

H03K 3/356 , H03K 19/094 , H03K 3/037 , H01L 21/822 , H01L 27/04

FI (4件)：

H03K3/356 D , H03K19/094 D , H03K3/037 B , H01L27/04 F

Fターム (43件)：

5F038BH19 , 5F038CD02 , 5F038CD03 , 5F038DF01 , 5F038DF08 , 5F038DF12 , 5F038EZ06 , 5F038EZ20 , 5J034AB00 , 5J034AB04 , 5J034CB01 , 5J034CB02 , 5J034DB03 , 5J034DB08 , 5J043AA00 , 5J043AA04 , 5J043HH01 , 5J043HH02 , 5J043JJ04 , 5J043JJ10 , 5J043KK01 , 5J043KK02 , 5J043KK06 , 5J056AA03 , 5J056BB00 , 5J056BB02 , 5J056BB49 , 5J056CC00 , 5J056CC04 , 5J056CC14 , 5J056DD13 , 5J056DD29 , 5J056EE04 , 5J056EE06 , 5J056EE07 , 5J056EE13 , 5J056FF01 , 5J056FF06 , 5J056FF08 , 5J056GG09 , 5J056GG11 , 5J056KK01 , 5J056KK02

引用特許：

出願人引用 (3件)

半導体回路装置
公報種別：公開公報出願番号：特願平11-043093 出願人：三菱電機株式会社
半導体集積回路装置
公報種別：公開公報出願番号：特願2004-185475 出願人：株式会社ルネサステクノロジ
低電圧SOI型論理回路
公報種別：公開公報出願番号：特願平7-157647 出願人：日本電信電話株式会社

前のページに戻る