特許
J-GLOBAL ID：200903031497708140

半導体回路装置

発明者：
大石 司

大石 司 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について


代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-043093
公開番号（公開出願番号）：特開2000-244287
出願日： 1999年02月22日
公開日（公表日）： 2000年09月08日
要約：
【要約】【課題】 低電源電圧下においても低消費電流で高速で正確に動作する論理回路を提供する。【解決手段】 論理処理部をパストランジスタロジック(12a-12c)で構成し、このパストランジスタロジックの出力信号をMOSトランジスタ(NG1,NG2)のゲートに与えて差動的に増幅しかつラッチする。このラッチ段をマスタスレーブラッチ回路(22,24)で構成し、スリープモードまたはパワーダウンモード時においては、マスタラッチ回路の電源の供給を遮断し、スレーブラッチ回路においてのみその電源電圧の電圧レベルを高くしてリーク電流を低減しつつ情報信号を保持する。
請求項（抜粋）：
与えられた信号を通過させるパストランジスタで構成され、入力信号に所定の論理処理を施して出力するパストランジスタロジック、および高入力インピーダンスを有し、前記パストランジスタロジックの出力信号を受けて増幅する増幅段と、前記増幅段に結合され、前記増幅段の出力信号をラッチするためのラッチ段とを有する第1のラッチ回路を含む、半導体回路装置。
引用特許：
出願人引用 (11件)
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審査官引用 (11件)
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