特許
J-GLOBAL ID：200903033518228120

不揮発性半導体記憶装置およびその製造方法

発明者：
原口 恵一

原口 恵一 について

, 
加藤 正高

加藤 正高 について


出願人/特許権者：
株式会社ルネサステクノロジ

株式会社ルネサステクノロジ について


代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2004-365898
公開番号（公開出願番号）：特開2006-173452
出願日： 2004年12月17日
公開日（公表日）： 2006年06月29日
要約：
【課題】 不揮発性半導体記憶装置の大容量化を推進する。【解決手段】 フラッシュメモリのメモリセルMCは、p型ウエル3の表面に形成されたゲート絶縁膜5と、ゲート絶縁膜5上に形成された選択ゲート7と、隣接選択ゲート7間の基板1上に形成されたONO膜12と、ONO膜12上に形成された制御ゲート13とを有する電界効果型トランジスタによって構成されている。データの書き込みは、ONO膜12中の窒化シリコン膜10に電子をトラップさせることによって行い、データの消去は、窒化シリコン膜10に正孔をトラップさせることによって行う。【選択図】 図2
請求項（抜粋）：
第1導電型の半導体基板の主面に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成され、側面および上面が絶縁膜で覆われた第1導電膜からなる選択ゲートと、 前記選択ゲートの下部の前記半導体基板に形成された第2導電型のソース、ドレインと、 前記主面の第1方向に隣接する前記選択ゲート間の前記半導体基板上を覆うように形成された第1酸化シリコン膜、トラップ性絶縁膜および第2酸化シリコン膜からなるONO膜と、 前記ONO膜上に形成された第2導電膜からなる制御ゲートとを有する電界効果型トランジスタによって構成された複数のメモリセルが前記第1方向およびこれと交差する第2方向に沿ってマトリクス状に配置され、 前記第1方向に沿って配置された前記複数のメモリセルのそれぞれの前記制御ゲートは、互いに接続されてワード線を構成し、 前記第2方向に沿って配置された前記複数のメモリセルのそれぞれの前記ソース、ドレインは、互いに接続されてビット線を構成し、 選択メモリセルに対するデータの書き込みは、前記選択メモリセルの前記トラップ性絶縁膜に電子を注入して行い、 前記選択メモリセルに対するデータの消去は、前記選択メモリセルの前記トラップ性絶縁膜に正孔を注入して行うことを特徴とする不揮発性半導体記憶装置。
IPC (4件)：
H01L 21/824 ,  H01L 29/792 ,  H01L 29/788 ,  H01L 27/115
FI (2件)：
H01L29/78 371 ,  H01L27/10 434
Fターム (29件)：
5F083EP18 ,  5F083EP22 ,  5F083EP45 ,  5F083EP62 ,  5F083EP67 ,  5F083EP79 ,  5F083ER02 ,  5F083ER11 ,  5F083ER30 ,  5F083JA04 ,  5F083JA05 ,  5F083JA19 ,  5F083JA35 ,  5F083NA01 ,  5F083PR12 ,  5F083PR36 ,  5F083ZA21 ,  5F101BA45 ,  5F101BB02 ,  5F101BC11 ,  5F101BD03 ,  5F101BD10 ,  5F101BD34 ,  5F101BE02 ,  5F101BE05 ,  5F101BE07 ,  5F101BF05 ,  5F101BH03 ,  5F101BH09
引用特許：
出願人引用 (3件)

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