特許
J-GLOBAL ID:200903034470033697
半導体装置及びその作製方法
発明者:
出願人/特許権者:
公報種別:公開公報
出願番号(国際出願番号):特願2001-304290
公開番号(公開出願番号):特開2002-198537
出願日: 2001年09月28日
公開日(公表日): 2002年07月12日
要約:
【要約】【課題】画素部に形成される画素電極や走査線(ゲート線)及びデータ線の配置を適したものとして、かつ、マスク数及び工程数を増加させることなく高い開口率を実現した画素構造を有するアクティブマトリクス型表示装置を提供することを目的とする。【解決手段】半導体膜と基板との間に第1の絶縁膜を介して設けられた第1の配線を、該半導体膜と重ねて設け、遮光膜として用いる。さらに半導体膜上にゲート絶縁膜として用いる第2の絶縁膜を形成し、当該第2の絶縁膜上にゲート電極と第2の配線を形成する。第1及び第2の配線は、第1及び第2の絶縁膜を介して交差する。第2の配線の上層には、層間絶縁膜として第3の絶縁膜を形成し、その上に画素電極を形成する。画素電極は、第1の配線及び第2の配線とオーバーラップさせて形成することが可能であり、反射型の表示装置において画素電極の面積を大型化できる。
請求項(抜粋):
第1の配線と半導体膜の間に形成された第1の絶縁層と、前記半導体膜と第1の電極との間に形成された第2の絶縁層とを有し、前記第1の電極は前記第2の絶縁層を介して前記半導体膜と交差部を形成し、かつ、当該交差部の外側で前記第1の配線と接続していることを特徴とする半導体装置。
IPC (3件):
H01L 29/786
, G02F 1/1368
, G09F 9/30 338
FI (5件):
G02F 1/1368
, G09F 9/30 338
, H01L 29/78 619 B
, H01L 29/78 612 C
, H01L 29/78 617 N
Fターム (95件):
2H092HA06
, 2H092HA12
, 2H092JA24
, 2H092JA46
, 2H092JB56
, 2H092JB63
, 2H092JB67
, 2H092JB69
, 2H092KA04
, 2H092KA05
, 2H092KA18
, 2H092KB25
, 2H092MA19
, 2H092MA27
, 2H092MA30
, 2H092NA01
, 2H092NA07
, 2H092NA24
, 2H092NA27
, 2H092NA29
, 2H092PA07
, 2H092PA08
, 2H092PA12
, 2H092PA13
, 5C094AA10
, 5C094AA25
, 5C094AA42
, 5C094AA43
, 5C094AA44
, 5C094AA48
, 5C094AA53
, 5C094BA03
, 5C094BA43
, 5C094CA19
, 5C094DA09
, 5C094DA13
, 5C094DB01
, 5C094DB04
, 5C094EA06
, 5C094ED15
, 5C094FA01
, 5C094FA02
, 5C094FB12
, 5C094FB14
, 5C094FB16
, 5C094GB10
, 5C094HA08
, 5C094HA10
, 5F110AA30
, 5F110BB02
, 5F110CC02
, 5F110DD01
, 5F110DD02
, 5F110DD13
, 5F110DD14
, 5F110DD15
, 5F110EE01
, 5F110EE04
, 5F110EE23
, 5F110EE30
, 5F110EE36
, 5F110EE37
, 5F110EE44
, 5F110FF04
, 5F110FF30
, 5F110GG02
, 5F110GG13
, 5F110GG25
, 5F110GG28
, 5F110GG29
, 5F110HJ01
, 5F110HJ04
, 5F110HJ12
, 5F110HJ13
, 5F110HJ23
, 5F110HL03
, 5F110HL04
, 5F110HM15
, 5F110NN02
, 5F110NN22
, 5F110NN23
, 5F110NN24
, 5F110NN27
, 5F110NN35
, 5F110NN44
, 5F110NN46
, 5F110NN54
, 5F110NN73
, 5F110PP03
, 5F110QQ04
, 5F110QQ11
, 5F110QQ19
, 5F110QQ23
, 5F110QQ24
, 5F110QQ25
引用特許:
出願人引用 (7件)
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審査官引用 (7件)
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