特許
J-GLOBAL ID：200903034472669246

半導体記憶装置

発明者：
河野 隆司

河野 隆司 について

, 
光井 克吉

光井 克吉 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について


代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-245239
公開番号（公開出願番号）：特開2001-067868
出願日： 1999年08月31日
公開日（公表日）： 2001年03月16日
要約：
【要約】【課題】 複数のメモリブロックで共有される電源線の電位の制御を正確にすることができる半導体記憶装置を提供する。【解決手段】 複数のメモリアレイバンクに共通に設けられ昇圧電位を供給するVpp幹線の電位がVppレベル検知回路32によって検知され、その結果に応じて昇圧ポンプ回路36a,36bは電流をVpp幹線に供給する。Vppレベル検知回路32が観測するVpp幹線の位置は、各メモリブロックから実質的に等しい位置にされるので、Vpp幹線の電位を制御する際にメモリアレイバンクの活性化状態によって受ける影響を少なくすることができる。
請求項（抜粋）：
中央領域を挟んで対向する位置に配置され、第1の方向に沿って並ぶ第1、第2のメモリブロックと、前記第1、第2のメモリブロックに共通して設けられ、内部電源電位を伝達するための幹線とを備え、前記幹線は、前記第1のメモリブロックに対応して設けられ、前記中央領域の前記第1のメモリブロック側に前記第1の方向と直交する第2の方向に沿って配置される第1の部分と、前記第2のメモリブロックに対応して設けられ、前記中央領域の前記第2のメモリブロック側に前記第2の方向に沿って配置される第2の部分と、前記第1の部分の実質的な中点と前記第2の部分の実質的な中点とを結び、前記第1の方向に沿って配置される第3の部分とを含み、前記内部電源電位を発生し前記幹線に供給する内部電源電位発生回路をさらに備え、前記内部電源発生回路は、参照電位を発生する参照電位発生回路と、前記中央領域に配置され、前記第3の部分の電位を観測し前記参照電位と比較し電位検知を行う検知回路と、前記検知回路の出力に応じて前記幹線の電位を駆動する電位駆動回路とを含む、半導体記憶装置。
IPC (4件)：
G11C 11/407 ,  G11C 11/401 ,  H01L 27/108 ,  H01L 21/8242
FI (6件)：
G11C 11/34 354 F ,  G11C 11/34 354 D ,  G11C 11/34 362 H ,  G11C 11/34 371 K ,  H01L 27/10 681 C ,  H01L 27/10 681 E
Fターム (10件)：
5B024AA15 ,  5B024BA13 ,  5B024BA27 ,  5B024CA16 ,  5B024CA21 ,  5F083AD00 ,  5F083HA05 ,  5F083LA01 ,  5F083LA08 ,  5F083LA30
引用特許：
審査官引用 (3件)
  • 半導体装置
    公報種別：公開公報   出願番号：特願平7-150045   出願人：富士通株式会社
  • 半導体記憶装置
    公報種別：公開公報   出願番号：特願平10-004909   出願人：三菱電機株式会社
  • 半導体装置
    公報種別：公開公報   出願番号：特願平5-081460   出願人：株式会社日立製作所, 日立デバイスエンジニアリング株式会社

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