半導体メモリ装置

発明者： , ,
出願人/特許権者：
代理人 (1件)：高月猛
公報種別：公開公報
出願番号（国際出願番号）：特願平8-351343
公開番号（公開出願番号）：特開平9-232545
出願日： 1996年12月27日
公開日（公表日）： 1997年09月05日
要約：

【要約】【課題】高集積化及び高速動作に有利なメモリセルアレイ構造を持つ半導体メモリ装置の提供及びビットラインキャパシタンスを減らして効率的なデータ読出し動作を実現することができるメモリセルアレイ構造を持つ半導体メモリ装置の提供。【解決手段】相互隣接するメモリバンクに対して共通接続されると共に、センスアンプSAx に連結される複数のメインビットライン(MBi-1〜MBi+2)と、前記相互隣接するメモリバンクに対して共通接続されると共に、第1の選択トランジスタ(TO1,TO3,TE2,TE4) を通じて前記メインビットラインの各々に連結される第1のサブビットライン(SB2,SB4,SB6,SB8)と、前記相互隣接するメモリバンクとこれに隣接する他のメモリバンクとに共通接続されると共に、第2の選択トランジスタ(TG1〜TG5)を通じて接地電圧Vss に連結される第2のサブビットライン(SB1,SB3,SB5,SB7,SB9) と、からなるメモリセルアレイを備える。

請求項（抜粋）：

隣接するサブビットライン間に連結され列方向に配列された複数のメモリセルからなるメモリバンクを行方向で連設して複数含むメモリセルアレイを持つ半導体メモリ装置において、相互隣接するメモリバンクに対して共通接続されると共に、センスアンプに連結される複数のメインビットラインと、前記相互隣接するメモリバンクに対して共通接続されると共に、第1の選択トランジスタを通じて前記メインビットラインの各々に連結される第1のサブビットラインと、前記相互隣接するメモリバンクとこれに隣接する他のメモリバンクとに共通接続されると共に、第2の選択トランジスタを通じて接地電圧に連結される第2のサブビットラインと、からなるメモリセルアレイを備えることを特徴とする半導体メモリ装置。

IPC (6件)：

H01L 27/115 , G11C 11/41 , G11C 16/06 , H01L 21/8247 , H01L 29/788 , H01L 29/792

FI (4件)：

H01L 27/10 434 , G11C 11/34 V , G11C 17/00 309 K , H01L 29/78 371

引用特許：

出願人引用 (4件)

特開平3-142877
不揮発性記憶装置
公報種別：公開公報出願番号：特願平3-218425 出願人：ソニー株式会社
読出専用メモリ
公報種別：公開公報出願番号：特願平3-332071 出願人：株式会社東芝

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審査官引用 (5件)

特開平3-142877
特開平3-142877
不揮発性記憶装置
公報種別：公開公報出願番号：特願平3-218425 出願人：ソニー株式会社

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