特許
J-GLOBAL ID：200903035484257489
底面電極チップ部品の表面実装用ランドパターン、表面実装方法、緩衝基板及び電子部品
発明者：
,
出願人/特許権者：
代理人 (1件)：
村井 隆
公報種別：公開公報
出願番号（国際出願番号）：特願2003-128161
公開番号（公開出願番号）：特開2004-335657
出願日： 2003年05月06日
公開日（公表日）： 2004年11月25日
要約：
【課題】受光素子等の底面電極チップ部品の基板側へのはんだ付け実装時において、チップ部品の傾斜の発生を防止し、ひいてはチップ部品の高機能特性の維持を図る。【解決手段】底面電極チップ部品10の底面電極11がはんだ付けで接合される緩衝基板30の上面に形成された表面実装用ランドパターン40が、前記底面電極11の長手方向に複数に分割されて配置されたランド41からなっている。そして、底面電極チップ部品10の底面電極11を、前記表面実装用ランドパターン40にはんだ付けした後、前記緩衝基板30の端子電極31を回路基板にはんだ付けする。【選択図】 図1
請求項（抜粋）：
底面電極チップ部品の底面電極がはんだ付けで接合される基板の上面に形成された底面電極チップ部品の表面実装用ランドパターンにおいて、
前記底面電極の長手方向に複数に分割されて配置されたランドからなることを特徴とする底面電極チップ部品の表面実装用ランドパターン。
IPC (2件)：
FI (3件)：
H05K3/34 501D
, H05K1/18 K
, H05K1/18 U
5E319AA03
, 5E319AA06
, 5E319AB06
, 5E319AC01
, 5E319AC12
, 5E319BB05
, 5E319CC33
, 5E319CD29
, 5E319GG03
, 5E319GG09
, 5E336AA04
, 5E336AA09
, 5E336BC34
, 5E336CC32
, 5E336CC42
, 5E336CC57
, 5E336DD01
, 5E336DD16
, 5E336EE03
, 5E336GG06
