特許
J-GLOBAL ID：200903035539694034

半導体装置およびその製造方法

発明者：
藤田 光一

藤田 光一 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について


代理人 (1件)： 吉田 茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-019783
公開番号（公開出願番号）：特開2002-222947
出願日： 2001年01月29日
公開日（公表日）： 2002年08月09日
要約：
【要約】【課題】 ゲート長の短縮に起因するゲート抵抗の増大を低減したMOSFETを提供する。【解決手段】 シリコン基板1の全面に渡ってシリコン酸化膜51を形成する。このとき、ゲート電極3においては、N型不純物の濃度が上部側よりも高い下部側で、より酸化が促進し、シリコン酸化膜51の厚さが上部側よりも厚くなる。この結果、ゲート電極3の下部側の長さが短くなり、ゲート長が短くなり、断面形状は、下底の長さが上底の長さよりも小さな逆台形状となる。
請求項（抜粋）：
半導体基板上に選択的に配設されたゲート酸化膜と、前記ゲート酸化膜上に配設され、下底の長さが上底の長さより短い逆テーパ状の断面形状を有するゲート電極と、前記ゲート電極の側面に配設されたサイドウォール酸化膜と、を備え、前記ゲート電極は、不純物を含んだポリシリコン層で構成され、前記不純物は、前記ポリシリコン層の主面に垂直な方向で単調に変化する分布を有する半導体装置。
IPC (5件)：
H01L 29/78 ,  H01L 21/28 301 ,  H01L 21/28 ,  H01L 29/43 ,  H01L 21/336
FI (5件)：
H01L 21/28 301 A ,  H01L 21/28 301 D ,  H01L 29/78 301 G ,  H01L 29/62 G ,  H01L 29/78 301 L
Fターム (31件)：
4M104AA01 ,  4M104BB01 ,  4M104BB40 ,  4M104CC05 ,  4M104DD02 ,  4M104DD55 ,  4M104DD78 ,  4M104DD84 ,  4M104DD86 ,  4M104EE09 ,  4M104FF06 ,  4M104FF08 ,  4M104FF14 ,  4M104HH16 ,  4M104HH20 ,  5F040DA00 ,  5F040DA11 ,  5F040DC01 ,  5F040EC01 ,  5F040EC05 ,  5F040EC07 ,  5F040EC13 ,  5F040EC19 ,  5F040ED03 ,  5F040EF02 ,  5F040EH02 ,  5F040FA05 ,  5F040FB02 ,  5F040FC04 ,  5F040FC19 ,  5F040FC21
引用特許：
審査官引用 (5件)
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