特許

J-GLOBAL ID：200903035878672317

半導体集積回路装置、半導体記憶装置およびそのための制御回路

発明者： 山崎 彰 ,  堂阪 勝己
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-100146
公開番号（公開出願番号）：特開平9-288614
出願日： 1996年04月22日
公開日（公表日）： 1997年11月04日
要約：

【要約】【課題】 DRAM内蔵プロセサのキャッシュヒット率を高くし、消費電力を小さくする。【解決手段】 DRAMは、互いに独立に活性/非活性が駆動されるバンク(1-1〜1-N)を含む。それらのバンク(1-1〜1-N)は、各々互いに独立に動作するロウコントローラ(6-1〜6-N)により活性/非活性が制御されるため、バンクのそれぞれにおいてページ(ワード線)を選択状態とすることができ、ページヒット率を高くすることができ、応じてページミス時におけるアレイプリチャージ動作回数を低減し、消費電力を小さくすることができる。

請求項（抜粋）：

与えられたデータおよび命令に従って処理を行なうための演算処理ユニットと、前記演算処理ユニットと同一半導体チップ上に形成され、前記演算処理ユニットのためのデータおよび命令の少なくとも一方を格納するためのダイナミック・ランダム・アクセス・メモリを備え、前記ダイナミック・ランダム・アクセス・メモリは、互いに独立に活性/非活性状態への駆動が行なわれる複数のバンクを有する、半導体集積回路装置。

IPC (2件)：

G06F 12/08 ,  G06F 12/06 515

FI (2件)：

G06F 12/08 ,  G06F 12/06 515 H

引用特許：

審査官引用 (4件)

• 半導体メモリ装置
  公報種別：公開公報   出願番号：特願平5-085220   出願人：株式会社東芝
• 半導体集積回路
  公報種別：公開公報   出願番号：特願平5-189931   出願人：日本電気株式会社
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平6-095268   出願人：三菱電機株式会社
• 特開平4-295692