特許
J-GLOBAL ID：200903035977092993

トレンチ型MOSFET及びその製造方法

発明者：
藤平 景子

藤平 景子 について

, 
三浦 成久

三浦 成久 について

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大塚 健一

大塚 健一 について

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今泉 昌之

今泉 昌之 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について


代理人 (3件)： 吉田 茂明 ,  吉竹 英俊 ,  有田 貴弘
公報種別：公開公報
出願番号（国際出願番号）：特願2006-107022
公開番号（公開出願番号）：特開2007-281265
出願日： 2006年04月10日
公開日（公表日）： 2007年10月25日
要約：
【課題】本発明の目的は、耐圧を保持しつつ、チャネル移動度が高いトレンチ型MOSFET及びその製造方法を提供することである。【解決手段】半導体基板1上に、第1導電型の炭化珪素から成るドリフト層2を形成する。そして、ドリフト層2の表層部に第2導電型のベース領域3を形成し、ベース領域3の表層部に第1導電型のソース領域4を形成する。ベース領域3及びソース領域4が側壁に接するように、しかも下端がベース領域3及びソース領域4以外の領域に達するように、トレンチ20をドリフト層2に形成する。ベース領域3は、トレンチ20の側壁に沿って、トレンチ20の側壁から一定の幅で形成された第2導電型の第1領域3aを備える。そして、第1領域3aの不純物濃度は、第1領域3a以外のベース領域3である第2領域3bの不純物濃度よりも低くする。【選択図】図1
請求項（抜粋）：
基板上に形成された第1導電型の炭化珪素から成るドリフト層と、 前記ドリフト層の表層部に形成された第2導電型のベース領域と、 前記ベース領域の表層部に形成された第1導電型のソース領域と、 前記ベース領域及び前記ソース領域が側壁に接するように、しかも下端が前記ベース領域及び前記ソース領域以外の領域に達するように、前記ドリフト層に形成された溝部と、 を備え、 前記ベース領域は、 前記溝部の側壁に沿って、前記溝部の側壁から一定の幅で形成された第2導電型の第1領域と、 前記第1領域以外の領域である第2領域と、 を有し、 前記第1領域の不純物濃度は、前記第2領域の不純物濃度よりも低いことを特徴とするトレンチ型MOSFET。
IPC (3件)：
H01L 29/78 ,  H01L 29/12 ,  H01L 21/336
FI (4件)：
H01L29/78 652E ,  H01L29/78 653A ,  H01L29/78 652T ,  H01L29/78 658E
引用特許：
出願人引用 (6件)
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審査官引用 (5件)
  • 炭化珪素半導体装置
    公報種別：公開公報   出願番号：特願平7-229486   出願人：株式会社デンソー, 株式会社豊田中央研究所
  • 特開平4-239778
  • 特開平2-091976
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